基于FPGA的DDR3控制器IP設(shè)計(jì)與驗(yàn)證.pdf

1、存儲器是計(jì)算機(jī)系統(tǒng)的重要組成部分，性能的好壞直接影響計(jì)算機(jī)系統(tǒng)。相對于磁性存儲器和光學(xué)存儲器而言，半導(dǎo)體存儲器以其高速率、體積小、高性價比、大容量和良好的兼容性在許多領(lǐng)域得到了廣泛的應(yīng)用。同時，綠色環(huán)保、低功耗等問題也給存儲器的研發(fā)帶來了新的挑戰(zhàn)。
　　由于處理器不能直接訪問內(nèi)存，內(nèi)存控制器則負(fù)責(zé)處理器對內(nèi)存的控制操作，而內(nèi)存控制器則決定了計(jì)算機(jī)系統(tǒng)所能使用的內(nèi)存類型、內(nèi)存容量、數(shù)據(jù)寬度、傳輸速度等重要參數(shù)，因此內(nèi)存控制器成為影響

2、內(nèi)存性能發(fā)揮和計(jì)算機(jī)系統(tǒng)整體性能提高的重要因素之一。
　　本課題在詳細(xì)研究了JEDEC組織制定的DDR3 SDRAM內(nèi)存技術(shù)規(guī)范的文檔基礎(chǔ)上，通過對芯片內(nèi)部功能模塊、控制命令以及工作狀態(tài)流程的具體研究分析，總結(jié)出一套DDR3 SDRAM內(nèi)存控制器的設(shè)計(jì)架構(gòu)，然后采用了自上而下的設(shè)計(jì)方法完成對DDR3控制器的整體設(shè)計(jì)。
　　完成全部硬件代碼設(shè)計(jì)后，使用Modelsim仿真工具對本設(shè)計(jì)進(jìn)行較為詳細(xì)的仿真。仿真完成之后在Cyclo