DDR控制器三級(jí)仲裁的設(shè)計(jì)與驗(yàn)證.pdf

1、隨著工藝尺寸不斷減小及電子產(chǎn)品向多功能發(fā)展，SoC的規(guī)模持續(xù)增大。規(guī)模的擴(kuò)大意味著有更多的業(yè)務(wù)模塊對(duì)DDR進(jìn)行讀寫訪問(wèn)，這就帶來(lái)一個(gè)DDR帶寬分配的問(wèn)題。對(duì)于一個(gè)給定的DDR，其最大的帶寬是一定的，如何達(dá)到 DDR最大帶寬及如何在有限帶寬下合理分配帶寬已成為影響整個(gè)SoC性能的關(guān)鍵因素之一。
　　本研究在某型號(hào)顯示芯片的架構(gòu)下設(shè)計(jì)了DDR控制器三級(jí)仲裁電路。第一級(jí)仲裁電路，針對(duì)一個(gè)模塊同時(shí)發(fā)出讀寫操作，提出并設(shè)計(jì)了先到先授權(quán)，同時(shí)

2、到讀授權(quán)的電路，電路同時(shí)對(duì)授權(quán)的操作請(qǐng)求附上QoS屬性，包括優(yōu)先級(jí)等參數(shù)；第二級(jí)仲裁電路，針對(duì)多個(gè)模塊同時(shí)訪問(wèn)DDR資源的情況，提出并設(shè)計(jì)了以動(dòng)態(tài)流量限制為基礎(chǔ)的授權(quán)電路，既能保證每個(gè)模塊能在一定時(shí)間內(nèi)得到DDR響應(yīng)，也能確保優(yōu)先級(jí)高的模塊得到快速響應(yīng)；第三級(jí)仲裁電路，針對(duì)命令緩沖器里多條命令請(qǐng)求爭(zhēng)用DDR的情況，提出并采用了以時(shí)限機(jī)制、效率優(yōu)先機(jī)制、優(yōu)先級(jí)調(diào)整機(jī)制等相結(jié)合的方法，既保障了優(yōu)先級(jí)高的命令快速訪問(wèn)DDR，也盡可能最大化利用