高性能DDR3-LPDDR2 SDRAM控制器設計及軟件驗證.pdf

1、隨著消費類電子產品功能日益增多,對產品的內存容量要求也越來越大。而在消費類電子中便攜式電子產品逐漸成為市場主流,對產品的電池續(xù)航力要求也越來越高,因此系統(tǒng)對低功耗要求也日趨強烈。隨著片上系統(tǒng)( SoC)在嵌入式系統(tǒng)應用領域的不斷擴大,對系統(tǒng)性能的要求也越來越高。在芯片速度日益提高的今天,慢速存儲訪問成為了系統(tǒng)整體性能提升的一個重要瓶頸[1]。因此設計一款可以支持大容量SDRAM,高性能同時又兼顧功耗的內存控制器對整個系統(tǒng)有著非常重要的意

2、義。
　　本論文首先分析了動態(tài)隨機存儲器的存儲原理和基本架構,標準規(guī)范定義的基本器件的接口,以及LPDDR2/DDR3 SDRAM器件的基本操作和時序控制。依據(jù)LPDDR2/DDR3 SDRAM器件的功能和特性以及系統(tǒng)對內存存儲的需求,本文討論了一種將多個端口總線總線訪問和內存控制邏輯集成在一起的內存控制器的實現(xiàn)方式和基于FPGA的軟硬件協(xié)同驗證。
　　對于控制器的設計,為了提高內存控制器的性能,本設計支持SDRAM器件的開

3、頁和閉頁訪問模式,系統(tǒng)可以根據(jù)訪問 SDRAM的地址區(qū)間的特點來選擇采用哪種訪問模式。同樣為了性能考慮,在控制器內部還集成了一個仲裁機制并且內部設計了幾種優(yōu)先級選擇機制。
　　為了整個系統(tǒng)的功耗考慮,控制器支持內存進入休眠模式。內存進入休眠模式后系統(tǒng)可以斷電以最大限度的降低功耗。在正常訪問時,如果控制器檢測到當前沒有端口訪問內存,也會將時鐘有效信號拉為低電平使內存進入低功耗狀態(tài)。
　　本論文討論了通過代碼級別的功能驗證、DC