基于FPGA的DDR2 SDRAM控制器設(shè)計.pdf

1、隨著集成電路工藝尺寸的不斷縮小，SoC芯片的集成度越來越高，微處理器和存儲器的工作頻率也得到成倍地提高，因而對大數(shù)據(jù)流的存取和處理提出了更高的要求。作為微處理器和存儲器之間傳輸和交換數(shù)據(jù)的橋梁，內(nèi)存控制器是制約整個計算機系統(tǒng)性能的一個關(guān)鍵因素。因此，一款高性能、高效率的內(nèi)存控制器是充分發(fā)揮微處理器和存儲器極限性能和帶寬的核心紐帶。
　　本論文以實際的項目為背景，完成了一款DDR2 SDRAM控制器的設(shè)計和基于FPGA的硬件實現(xiàn)。該

2、控制器實現(xiàn)了對DDR2 SDRAM的初始化、刷新、讀寫校準(zhǔn)和讀延時最小化等功能。本設(shè)計采用特定的數(shù)據(jù)選通(DQS)時鐘門控電路，解決了讀DQS時鐘脈寬削減和毛刺噪聲等問題，實現(xiàn)了讀DQS時鐘的精準(zhǔn)門控。同時，使用動態(tài)相移延時電路解決數(shù)據(jù)信號(DQ)與DQ之間及DQ與DQS之間的延時失配問題，并采用數(shù)字鎖相環(huán)(DLL)補償工藝/電壓/溫度(PVT)變化對時序的影響。本設(shè)計使用Modelsim和QuartusⅡ等EDA工具完成功能驗證平臺的

3、搭建、前仿真和FPGA驗證。DDR2 SDRAM的工作頻率為400MHz，而控制器采用降頻技術(shù)，工作頻率為200MHz，以降低控制器的設(shè)計難度。仿真和FPGA驗證結(jié)果表明，當(dāng)DDR2 SDRAM工作在400MHz時，控制器的最大讀取延時為60ns，穩(wěn)定性和可靠性良好。
　　此款DDR2 SDRAM控制器可以IP核的形式集成于SoC設(shè)計中，實現(xiàn)對DDR2 SDRAM器件進行高速訪問。此外，SDRAM由SDR、DDR、DDR2到DDR