DDR3存儲控制器的設(shè)計與實現(xiàn).pdf

1、隨著DSP（Digital Signal Processor）處理和采集信號的速度及對運算數(shù)據(jù)的需求帶寬越來越高，使得DDR（Double Data Rate）存儲系統(tǒng)無法滿足芯片核內(nèi)計算的數(shù)據(jù)需求，研究提高DDR存儲器性能和數(shù)據(jù)傳輸效率的優(yōu)化與設(shè)計技術(shù)，對提高DSP的計算效率具有重要的理論意義和實用價值。XDSP處理器是國防科大自主研制的高性能多核DSP處理器，適用于圖像與視頻處理、高性能計算以及無線通信等用途。
　　本研究主要

2、內(nèi)容包括：⑴介紹了DDR存儲的發(fā)展歷程、未來發(fā)展趨勢以及DDR3存儲器內(nèi)部結(jié)構(gòu)和尋址原理，分析了DDR3存儲器的訪存特性，并提出了存儲控制器的設(shè)計需求。⑵以XDSP處理器項目為背景，本文設(shè)計與實現(xiàn)了XDSP存儲控制器。對存儲控制器進行了模塊劃分，深入研究了各個子模塊的實現(xiàn)方案，其中主要包括異步對接、配置通道、存儲通道以及協(xié)議轉(zhuǎn)換等模塊，并對各模塊的實現(xiàn)方案進行了詳細介紹。⑶設(shè)計與實現(xiàn)了訪存調(diào)度器，針對訪存調(diào)度器的實現(xiàn)提出了位置分配策略、

3、輪轉(zhuǎn)仲裁機制、模擬FIFO仲裁、固定優(yōu)先級以及數(shù)據(jù)分離機制等。位置分配策略與固定優(yōu)先級平衡了請求的分配，提高了仲裁范圍；模擬FIFO仲裁與固定優(yōu)先級實現(xiàn)了仲裁設(shè)計，解決了請求間的相關(guān)性；數(shù)據(jù)分離機制分離了請求和數(shù)據(jù)，提升了請求的派發(fā)速率。驗證結(jié)果表明，設(shè)計的訪存調(diào)度器功能正確，并顯著提高了DDR3存儲器的訪存效率。⑷對存儲控制器進行模擬功能驗證及綜合優(yōu)化。測試結(jié)果表明存儲控制器的功能正確，并達到了覆蓋率收斂；在40nm工藝下對存儲控制器