讓 xdc 時(shí)序約束為您效力

1、讓XDC時(shí)序約束為您效力作者：AdamTayle2v公司首席工程師時(shí)序和布局約束是實(shí)現(xiàn)設(shè)計(jì)要求的關(guān)鍵因素。本文是介紹其使用方法的入門讀物。完成RTL設(shè)計(jì)只是FPGA設(shè)計(jì)量產(chǎn)準(zhǔn)備工作中的一部分。接下來的挑戰(zhàn)是確保設(shè)計(jì)滿足芯片內(nèi)的時(shí)序和性能要求。為此，您經(jīng)常需要定義時(shí)序和布局約束。我們了解一下在基于賽靈思FPGA和SoC設(shè)計(jì)系統(tǒng)時(shí)如何創(chuàng)建和使用這兩種約束。時(shí)序約束最基本的時(shí)序約束定義了系統(tǒng)時(shí)鐘的工作頻率。然而，更高級(jí)的約束能建立時(shí)鐘路徑之間

2、的關(guān)系。工程師利用這類約束確定是否有必要對路徑進(jìn)行分析，或者在時(shí)鐘路徑之間不存在有效的時(shí)序關(guān)系時(shí)忽視路徑。默認(rèn)情況下，賽靈思的Vivado設(shè)計(jì)套件會(huì)分析所有關(guān)系。然而，并非設(shè)計(jì)中的所有時(shí)鐘之間都有可以準(zhǔn)確分析的時(shí)序關(guān)系。例如當(dāng)時(shí)鐘是異步的，就無法準(zhǔn)確確定它們的相位，如圖1所示。識(shí)別出這些時(shí)鐘后，您就可利用“setclockgroup”約束禁止它們之間的時(shí)序分析。Vivado套件使用的是賽靈思設(shè)計(jì)約束(XDC)，其基于廣泛使用的Tcl約束

3、格式的Synopsys設(shè)計(jì)約束(SDC)。通過XDC約束，您可使用以下命令定義時(shí)鐘組：set_clock_groupsnamelogically_exclusivephysically_exclusiveasynchronousgroupname是為組賦予的名稱。group選項(xiàng)是定義組成員（即沒有時(shí)序關(guān)系的時(shí)鐘）的位置。當(dāng)有多個(gè)用來驅(qū)動(dòng)時(shí)鐘樹的時(shí)鐘源可供選擇，包括BUFGMUX和BUFGCTL，應(yīng)使用logically和physical

4、lyexclusive選項(xiàng)。從而，這些時(shí)鐘不能同時(shí)出現(xiàn)在時(shí)鐘樹上。所以，我們不希望Vivado分析這些時(shí)鐘之間的關(guān)系，因?yàn)樗鼈兪腔コ獾摹Ｗ詈?，–asynchronous約束可用來定義異步時(shí)鐘路徑。建立時(shí)序關(guān)系的最后一個(gè)方面是考慮時(shí)鐘的非理想關(guān)系，尤其是抖動(dòng)。您需要考慮兩種形式的抖動(dòng)：輸入抖動(dòng)和系統(tǒng)抖動(dòng)。輸入抖動(dòng)出現(xiàn)在主時(shí)鐘輸入上，體現(xiàn)了實(shí)際跳變出現(xiàn)時(shí)間與理想條件下跳變出現(xiàn)時(shí)間之間的差異。系統(tǒng)抖動(dòng)源自設(shè)計(jì)中存在的噪聲。您可以使用set_i