FPGA的靜態(tài)時序分析研究與設(shè)計.pdf

1、目錄目錄ImmiAbstract2第1章引言31.1FPGA簡介31.2FPGA的CAD流程51.3主要研究工作71.4論文組織7第2章研究背景82.1主流EDA公司的STA工具概述82.1.1Xilinx公司82.1.2Altera公司92.1.3Synopsys公司102.2可編程互連資源結(jié)構(gòu)描述122.2.1平面式可編程互連結(jié)構(gòu)122.2.2層次式可編程互連結(jié)構(gòu)152.3本章小結(jié)16第3章FPGA靜態(tài)時序分析173.1FPGA電路

2、建模173.1.1可編程互連資源建模173.1.2可編程邏輯資源建模203.2算法介紹213.2.1線網(wǎng)延時223.2.2路徑延時223.2.3計算過程233.3系統(tǒng)簡介243.4輸出文件253.4.1報告文件253.4.2仿真網(wǎng)表(SIM_V)263.4.3延時文件(SDF)273.5本章小結(jié)27第4章基于統(tǒng)計方法的STA互連資源時序庫284.1互連資源時序庫284.2建立互連資源時序庫294.2.1準(zhǔn)備網(wǎng)表文件304.2.2準(zhǔn)備FP

3、GA的芯片結(jié)構(gòu)文件304.2.3產(chǎn)生需要的元件SPICE網(wǎng)表314.2.4HSPICE仿真344.2.5電容等其他參數(shù)的提取354.2.6數(shù)據(jù)收集364.3傳統(tǒng)的時序庫及其問題。364.4負(fù)延時值和正值率37摘要摘要靜態(tài)時序分析（STAStaticTimingAnalysis)是FPGA軟件系統(tǒng)中的一個重要組成模塊，用于考察FPGA用戶設(shè)計的電路的時延、速度指標(biāo)，并且驗證電路時序是否符合設(shè)計者規(guī)定的時序要求。靜態(tài)時序分析技術(shù)在功能上和性

4、能上都有很大的優(yōu)越性，現(xiàn)在基本上所有的數(shù)字設(shè)計都會經(jīng)過靜態(tài)時序分析仿真。FPGA軟件系統(tǒng)中的靜態(tài)時序分析模塊與ASIC不同，F(xiàn)PGA的基本元件比較少，但是FPGA有比較復(fù)雜的互連結(jié)構(gòu)，不同于ASIC中的互連，所以對FPGA互連資源的建模十分重要。同時，對于不同的芯片而言，其互連資源不同，互連資源的延時信息不同，利用現(xiàn)成的STA軟件并不能提供給用戶準(zhǔn)確的時序值。所以設(shè)計準(zhǔn)確的STA軟件，建立準(zhǔn)確的互連資源時序庫十分重要。針對這些問題，本文

5、的主要工作包括以下幾個方面：本文深入研究了FPGA的互連資源時序庫，對互連資源時序庫進(jìn)行了統(tǒng)計分析，提出了對數(shù)仿真輸入法和累積頻數(shù)仿真輸入法，以提高STA的仿真精度。傳統(tǒng)的互連資源時序庫具有負(fù)值過多、庫的利用效率不高、仿真精度不高等缺點，本文在對互聯(lián)資源時序庫進(jìn)行統(tǒng)計分析的基礎(chǔ)上，對互連資源時序庫進(jìn)行了改進(jìn)和提尚。本文提出并實現(xiàn)了適用于FPGA的STA的軟件回歸測試平臺和軟硬件對比測試平臺。利用該回歸測試平臺比較方便的加入不同的測試?yán)?/p>