eda理論復(fù)習(xí)題資料

1、一、選擇填空1下列是EDA技術(shù)應(yīng)用時涉及的步驟：A.原理圖HDL文本輸入B.適配C.時序仿真D.編程下載E.硬件測試F.綜合請選擇合適的項構(gòu)成基于EDA軟件的FPGACPLD設(shè)計流程：A→______→_____→_______→D→_______2PLD的可編程主要基于A.LUT結(jié)構(gòu)或者B.乘積項結(jié)構(gòu)：請指出下列兩種可編程邏輯基于的可編程結(jié)構(gòu)：FPGA基于_________CPLD基于_________3在狀態(tài)機的具體實現(xiàn)時，往往需要

2、針對具體的器件類型來選擇合適的狀態(tài)機編碼。對于A.FPGAB.CPLD兩類器件：一位熱碼狀態(tài)機編碼方式適合于_______器件；順序編碼狀態(tài)機編碼方式適合于________器件；4下列優(yōu)化方法中那兩種是速度優(yōu)化方法：______、____A.資源共享B.流水線C.串行化D.關(guān)鍵路徑優(yōu)化單項選擇題：單項選擇題：5綜合是EDA設(shè)計流程的關(guān)鍵步驟，綜合就是把抽象設(shè)計層次中的一種表示轉(zhuǎn)化成另一種表示的過程；在下面對綜合的描述中，______是錯

3、誤的。A.綜合就是將電路的高級語言轉(zhuǎn)化成低級的，可與FPGACPLD的基本結(jié)構(gòu)相映射的網(wǎng)表文件；B.為實現(xiàn)系統(tǒng)的速度、面積、性能的要求，需要對綜合加以約束，稱為綜合約束；C.綜合可理解為，將軟件描述與給定的硬件結(jié)構(gòu)用電路網(wǎng)表文件表示的映射過程，并且這種映射關(guān)系不是唯一的。D.綜合是純軟件的轉(zhuǎn)換過程，與器件硬件結(jié)構(gòu)無關(guān)；6嵌套的IF語句，其綜合結(jié)果可實現(xiàn)______。A.條件相與的邏輯B.條件相或的邏輯C.條件相異或的邏輯D.三態(tài)控制電路

4、7在一個VHDL設(shè)計中Idata是一個信號，數(shù)據(jù)類型為std_logic_vect，試指出下面那個賦值語句是錯誤的。A.idata=“00001111”B.idata=b”0000_1111”C.idata=X”AB”D.idata=B”21”14.下面對利用原理圖輸入設(shè)計方法進行數(shù)字電路系統(tǒng)設(shè)計，那一種說法是不正確的______。A.原理圖輸入設(shè)計方法直觀便捷，但不適合完成較大規(guī)模的電路系統(tǒng)設(shè)計；B.原理圖輸入設(shè)計方法一般是一種自底向

5、上的設(shè)計方法；C.原理圖輸入設(shè)計方法無法對電路進行功能描述；D.原理圖輸入設(shè)計方法也可進行層次化設(shè)計。15.在VHDL語言中，下列對進程（PROCESS）語句的語句結(jié)構(gòu)及語法規(guī)則的描述中，不正確的是_______。A.PROCESS為一無限循環(huán)語句；敏感信號發(fā)生更新時啟動進程，執(zhí)行完成后，等待下一次進程啟動。B.敏感信號參數(shù)表中，不一定要列出進程中使用的所有輸入信號；C.進程由說明部分、結(jié)構(gòu)體部分、和敏感信號三部分組成；D.當(dāng)前進程中聲

6、明的變量不可用于其他進程。16.嵌套使用IF語句，其綜合結(jié)果可實現(xiàn)________。A.帶優(yōu)先級且條件相與的邏輯電路；B.條件相或的邏輯電路；C.三態(tài)控制電路；D.雙向控制電路。17.電子系統(tǒng)設(shè)計優(yōu)化，主要考慮提高資源利用率減少功耗即面積優(yōu)化，以及提高運行速度即速度優(yōu)化；指出下列那種方法不屬于速度優(yōu)化：___________。A.流水線設(shè)計B.串行化C.關(guān)鍵路徑法D.寄存器配平18.在一個VHDL設(shè)計中idata是一個信號，數(shù)據(jù)類型為i

7、nteger，數(shù)據(jù)范圍0to127，下面哪個賦值語句是正確的________。A.idata:=32B.idata=16#A0#C.idata=16#7#E1D.idata:=B#1010#20.下列那個流程是正確的基于EDA軟件的FPGACPLD設(shè)計流程：（）A.原理圖HDL文本輸入→適配→綜合→功能仿真→編程下載→硬件測試B.原理圖HDL文本輸入→功能仿真→綜合→適配→編程下載→硬件測試C.原理圖HDL文本輸入→功能仿真→綜合→編程

8、下載→→適配硬件測試；D.原理圖HDL文本輸入→功能仿真→適配→編程下載→綜合→硬件測試21.綜合是EDA設(shè)計流程的關(guān)鍵步驟，綜合就是把抽象設(shè)計層次中的一種表示轉(zhuǎn)化成另一種表示的過程；在下面對綜合的描述中，_________是錯誤的。A.綜合就是將電路的高級語言轉(zhuǎn)化成低級的，可與FPGACPLD的基本結(jié)構(gòu)相映射的網(wǎng)表文件；B.為實現(xiàn)系統(tǒng)的速度、面積、性能的要求，需要對綜合加以約束，稱為綜合約束；C.綜合是純軟件的轉(zhuǎn)換過程，與器件硬件結(jié)構(gòu)