《eda技術(shù)》復(fù)習(xí)題-答案

1、一、一、填空題填空題1、目前國際上較大的PLD器件制造公司有Altera和Xilinx公司。2、當(dāng)前最流行并成為IEEE標(biāo)準(zhǔn)的硬件描述語言包括VHDL和VerilogHDL。3、高密度可編程邏輯器件HDPLD包括EPLD、CPLD和FPGA。4、PLD從集成密度上可分為LDPLD和HDPLD兩類，其中HDPLD包括__EPLD_____、__CPLD_____和___FPGA_____三種。5、EDA設(shè)計流程包括設(shè)計準(zhǔn)備、設(shè)計輸入、設(shè)計

2、處理和器件編程四個步驟。6、圖形文件的擴展名是_.bdf__；QuartusII所建工程的擴展名是_.qpf_；自建元件圖形符號文件的擴展名_.bsf__；VerilogHDL所編程序的擴展名為__.v__。7、圖形文件的擴展名是.bdf；矢量波形文件的擴展名是.vwf；自建元件圖形符號文件的擴展名.bsf。8、可編程邏輯器件的優(yōu)化過程主要是對__速度__和___資源___的處理過程即時間優(yōu)化和面積優(yōu)化。9、EDA設(shè)計輸入主要包括__圖

3、形輸入__、__文本輸入和__波形__輸入。10、設(shè)計處理的最后一步是產(chǎn)生可供器件編程使用的數(shù)據(jù)文件，對CPLD來說是產(chǎn)生熔絲圖文件即JEDEC文件，對于FPGA來說是產(chǎn)生位流數(shù)據(jù)文件Bitstream。11、EDA設(shè)計輸入主要包括圖形輸入、文本輸入和波形輸入。12、設(shè)計優(yōu)化主要包括面積優(yōu)化和速度優(yōu)化。13、VerilogHDL語言的擴展名為.v。14、EDA的中文名稱是電子設(shè)計自動化。15、EDA仿真分為功能仿真又稱前仿真、系統(tǒng)級仿真

4、或行為仿真，用于驗證系統(tǒng)的功能；時序仿真又稱后仿真、電路級仿真，用于驗證系統(tǒng)的時序特性、系統(tǒng)性能。16、一般把EDA技術(shù)的發(fā)展分為___CAD____、__CAE_____和___EDA____三個階段。17、阻塞型賦值符號為=，非阻塞型賦值符號為2=4’b0010；ab=8’b01000010。20、`timescale1us100ns中，1us為時間基準(zhǔn)單位，100ns為模擬時間精度。21、標(biāo)準(zhǔn)邏輯位數(shù)據(jù)類型常用的數(shù)值有‘1’、‘0

5、’、‘z’等。22、在VerilogHDL中的常數(shù)包括___數(shù)字_、___未知x___和___高阻z__三種。二、二、選擇題選擇題1、在EDA中，ISP的中文含義是B。12、子系統(tǒng)設(shè)計優(yōu)化，主要考慮提高資源利用率減少功耗（即面積優(yōu)化），以及提高運行速度（即速度優(yōu)化）；指出下列A是速度優(yōu)化。A、流水線設(shè)計B、資源共享C、邏輯優(yōu)化D、串行化13、下面在對原理圖輸入設(shè)計方法進行數(shù)字系統(tǒng)設(shè)計的描述中，C是不正確的。A、原理圖輸入設(shè)計方法直觀便捷

6、，但不適合完成較大規(guī)模的電路系統(tǒng)設(shè)計；B、原理圖輸入設(shè)計方法一般是一種自底向上的設(shè)計方法；C、原理圖輸入設(shè)計方法無法對電路進行功能描述；D、原理圖輸入設(shè)計方法也可進行層次化設(shè)計。14、在C語言的基礎(chǔ)上演化而來的硬件描述語言是___B_____。A、VHDLB、VerilogHDLC、AHDD、CUPL15、EDA的中文含義是A。A、電子設(shè)計自動化B、計算機輔助計算C、計算機輔助教學(xué)D、計算機輔助制造16、執(zhí)行QuartusII的B命令，

7、可以檢查設(shè)計電路錯誤。A、CreateDefaultSymbolB、Compiler編譯C、Simulat時序仿真D、TimingAnalyzer時序分析17、下列EDA軟件中，____B____不具有邏輯綜合功能。A、MaxPlusB、ModelSimC、QuartusIID、Synplify18、在EDA工具中能完成在目標(biāo)系統(tǒng)器件上布局布線軟件稱為C。A、仿真器B、綜合器C、適配器D、下載器19、下列EDA軟件中，___B_____

8、不具有邏輯綜合功能。A、MaxPlusB、ModelSimC、QuartusIID、Synplify20、一種“a=2b01b=3b001”那么ab=C。A、4b1011B、3b001C、5b01001D、3b000121、在VerilogHDL語言中，用A表示時鐘信號的上升沿。A、posedgeclkB、negedgeclkC、clk’eventD、clk=’1’22、VerilogHDL程序中，以下標(biāo)識符正確的是D。A、4adder

9、1B、ifC、bD、adder823、下列標(biāo)識符中，_____B_____是不合法的標(biāo)識符。A、State0B、9moonC、Not_Ack_0D、signall24、設(shè)變量X=3’B010，Y=5’h1B則XY的值是A。A、01011011B、01010110C、11011010D、0100101125、在VerilogHDL語言中，用B表示時鐘信號的下降沿。A、posedgeclkB、negedgeclkC、clk’eventD、c