電工與電子技術門電路與組合邏輯電路

1、第20章門電路與組合邏輯電路,授課老師：蒙自明（物理與光電工程學院）Email: dianzijishu12@126.comCode:cheliang10,,20.1 數(shù)制和脈沖信號20.2 基本門電路及其組合20.3 和 20.4 TTL門電路 CMOS門電路20.5 邏輯代數(shù)20.6 組合邏輯電路的分析與綜合20.7 加法器20.8 編碼器20.9 譯碼器和數(shù)字顯示,1. 掌握基本門

2、電路的邏輯功能、邏輯符號、真值表（邏輯狀態(tài)表）和邏輯表達式。了解 TTL門電路、CMOS門電路的特點;,3. 會分析和設計簡單的組合邏輯電路;,理解加法器、編碼器、譯碼器等常用組合邏輯 電路的工作原理和功能;,5. 學會數(shù)字集成電路的使用方法。,本章要求：,2. 會用邏輯代數(shù)的基本運算法則化簡邏輯函數(shù);,,20.1 數(shù)制和脈沖信號20.2 基本門電路及其組合20.3 和 20.4 TTL門電路 CMOS門電路

3、20.5 邏輯代數(shù)20.6 組合邏輯電路的分析與綜合20.7 加法器20.8 編碼器20.9 譯碼器和數(shù)字顯示,數(shù)制,十進制 （0 1 2 3 4 5 6 7 8 9）二進制 （0 1）21八進制 （ 0 1 2 3 4 5 6 7 ）23十六進制 （ 0 1 2 3 4 5 6 7 8 9 A B C D E F ）24,數(shù)制間相互轉化,十進制

4、-二進制轉換：分為整數(shù)和小數(shù)部分,十進制-八進制轉換,十進制-十六進制轉換,整數(shù)：除以2，提取余數(shù)，直到商為1，1作為最高位,小數(shù)：除以1/2，提取整數(shù)，直到小數(shù)為0或者滿足規(guī)定的位數(shù),模擬信號：隨時間連續(xù)變化的信號,20.1 脈沖信號,1. 模擬信號,2. 脈沖信號 是一種躍變信號，并且持續(xù)時間短暫。,如：,脈沖幅度 A,脈沖上升沿 tr,脈沖周期 T,脈沖下降沿 tf,脈沖寬度 tp,,實際的矩形波,脈沖信號的部分

5、參數(shù)：,,20.1 數(shù)制和脈沖信號20.2 基本門電路及其組合20.3 和 20.4 TTL門電路 CMOS門電路20.5 邏輯代數(shù)20.6 組合邏輯電路的分析與綜合20.7 加法器20.8 編碼器20.9 譯碼器和數(shù)字顯示,20.2 基本門電路及其組合,邏輯門電路是數(shù)字電路中最基本的邏輯元件。 所謂門就是一種開關，它能按照一定的條件去控制信號的通過或不通過。

6、 門電路的輸入和輸出之間存在一定的邏輯關系(因果關系)，所以門電路又稱為邏輯門電路。,邏輯門電路的基本概念,基本邏輯關系為“與”、“或”、“非”三種。,下面通過例子說明邏輯電路的概念及“與”、“或”、“非”的意義。,2. “或”邏輯關系,“或”邏輯關系是指當決定某事件的條件之一具備時，該事件就發(fā)生。,邏輯表達式： Y = A + B,狀態(tài)表,1,1,1,0,,設：開關斷開、燈不亮用邏輯 “0”表示，開關閉合、燈亮用 邏輯“1”表示。,邏

7、輯表達式： Y = A ? B,1. “與”邏輯關系,“與”邏輯關系是指當決定某事件的條件全部具備時，該事件才發(fā)生。,,,0,1,0,B,Y,A,狀態(tài)表,,3. “非”邏輯關系,“非”邏輯關系是否定或相反的意思。,Y,220V,,,,,A,,,+,-,,,,,,R,,,,,電平的高低一般用“1”和“0”兩種狀態(tài)區(qū)別，若規(guī)定高電平為“1”，低電平為“0”則稱為正邏輯。反之則稱為負邏輯。若無特殊說明，均采用正邏輯。,1,0,,,高電平,低電

8、平,1. 二極管“與” 門電路,(1) 電路,(2) 工作原理,輸入A、B、C全為高電平“1”，輸出 Y 為“1”。,輸入A、B、C不全為“1”，輸出 Y 為“0”。,0V,0V,3V,1. 二極管“與” 門電路,即：有“0”出“0”， 全“1”出“1”,Y=A B C,邏輯表達式：,,,2. 二極管“或” 門電路,(1) 電路,0V,3V,3V,(2) 工作原理,輸入A、B、C全為低電平“0”，輸出 Y 為“0”。

9、,輸入A、B、C有一個為“1”，輸出 Y 為“1”。,2. 二極管“或” 門電路,即：有“1”出“1”， 全“0”出“0”,3. 晶體管“非” 門電路,“0”,“1”,(1) 電路,“0”,“1”,,1. 與非門電路,有“0”出“1”，全“1”出“0”,“非”門,基本邏輯門電路的組合,,2. 或非門電路,有“1”出“0”，全“0”出“1”,3. 與或非門電路,邏輯表達式：,邏輯符號,例：根據(jù)輸入波形畫出輸出波形,A,B,

10、有“0”出“0”，全“1”出“1”,&,A,有“1”出“1”，全“0”出“0”,,20.1 數(shù)制和脈沖信號20.2 基本門電路及其組合20.3 和 20.4 TTL門電路 CMOS門電路20.5 邏輯代數(shù)20.6 組合邏輯電路的分析與綜合20.7 加法器20.8 編碼器20.9 譯碼器和數(shù)字顯示,20.3 TTL門電路,(三極管—三極管邏輯門電路),TTL門電路是雙極型晶體管構成的集成門

11、電路，與由分立元器件構成的門電路相比，具有速度快、可靠性高和微型化等優(yōu)點。目前分立元件電路已被集成電路替代。應用最普遍的是“與非”門電路。下面介紹集成 “與非”門電路的工作原理、特性和參數(shù)。,TTL“與非”門電路,1. 電路,,多發(fā)射極三極管,(1) 輸入全為高電平“1”(3.6V)時,2. 工作原理,4.3V,T2、T5飽和導通,鉗位2.1V,E結反偏,截止,,,負載電流（灌電流）,輸入全高“1”,輸出為低“0”,1V,,,,2.

12、工作原理,1V,T2、T5截止,負載電流（拉電流）,(2) 輸入端有任一低電平“0”(0.3V),,,輸入有低“0”輸出為高“1”,流過 E結的電流為正向電流,5V,,“與非”邏輯關系,“與非”門,74LS00、74LS20管腳排列示意圖,(1) 電壓傳輸特性：,輸出電壓 UO與輸入電壓 Ui的關系。,3. TTL“與非”門特性及參數(shù),電壓傳輸特性,測試電路,,C,D,E,(2)TTL“與非”門的參數(shù),電壓傳輸特性,典型值3.6V，

13、?2.4V為合格,典型值0.3V，?0.4V為合格,,,輸出高電平電壓UOH,輸出低電平電壓UOL,輸出高電平電壓UOH和輸出低電平電壓UOL,UO/V,Ui /V,平均傳輸延遲時間 tpd,tpd1,tpd2,TTL的 tpd 約在 10ns ~ 40ns，此值愈小愈好。,輸入波形ui,輸出波形uO,,扇出系數(shù)輸入高電平電流IIH和輸入低電平電流IIL低電平噪聲容限電壓:保證輸出高電平電壓不低于額定值90%的條件下所允許疊加在

14、輸入低電平電壓上的最大噪聲（或干擾）電壓。高電平噪聲容限電壓:保證輸出低電平電壓的條件下所允許疊加在輸入高 電平電壓上的最大噪聲（或干擾）電壓。,? ? 0 高阻,?表示任意態(tài),三態(tài)輸出“與非”門,功能表,電路分析時高阻態(tài)可做開路理解,可實現(xiàn)用一條總線分時傳送幾個不同的數(shù)據(jù)或控制信號。,CMOS 非門電路,20.4 CMOS門電路,CMOS 管,,負載管,驅動管,(互補對稱管),A=“1”時，T1導通， T2截止，

15、Y=“0”,A=“0”時，T1截止， T2導通，Y=“1”,T4 與 T3 并聯(lián)，T1 與 T2 串聯(lián)；,當 AB 都是高電平時,T1 與 T2 同時導通，T4 與 T3 同時截止；輸出 Y 為低電平。,當AB中有一個是低電平時，T1與T2中有一個截止，T4與T3中有一個導通, 輸出Y 為高電平。,20. 4. 2 CMOS與非門電路,1. 電路,2. 工作原理,CMOS電路優(yōu)點,(1) 靜態(tài)功耗低（每門只有0.01mW, TTL

16、每門10mW),(2) 抗干擾能力強,(3) 扇出系數(shù)大,(4) 允許電源電壓范圍寬 ( 3 ~ 18V ),TTL電路優(yōu)點,(1) 速度快,(2) 抗干擾能力強,(3) 帶負載能力強,,20.1 數(shù)制和脈沖信號20.2 基本門電路及其組合20.3 和 20.4 TTL門電路 CMOS門電路20.5 邏輯代數(shù)20.6 組合邏輯電路的分析與綜合20.7 加法器20.8 編碼器20.9 譯碼器和數(shù)字

17、顯示,20.5 邏輯代數(shù),邏輯代數(shù)（又稱布爾代數(shù)），它是分析設計邏輯電路的數(shù)學工具。雖然它和普通代數(shù)一樣也用字母表示變量，但變量的取值只有“0”，“1”兩種，分別稱為邏輯“0”和邏輯“1”。這里“0”和“1”并不表示數(shù)量的大小，而是表示兩種相互對立的邏輯狀態(tài)。,邏輯代數(shù)所表示的是邏輯關系，而不是數(shù)量關系。這是它與普通代數(shù)的本質區(qū)別。,,,,,,1. 常量與變量的關系,邏輯代數(shù)運算法則,自等律,0-1律,重疊律,還原律,互補律,2. 邏輯

18、代數(shù)的基本運算法則,普通代數(shù)不適用！,結合律,分配律,反演律,交換律,吸收律,邏輯函數(shù)的表示方法,表示方法,,邏輯表達式,邏輯狀態(tài)表 （狀態(tài)表、真值表）,邏輯圖（邏輯符號構成的電路圖）,下面舉例說明這三種表示方法。,例：有一T形走廊，在相會處有一路燈, 在進入走廊的A、B、C三地各有控制開關，都能獨立進行控制。任意閉合一個開關，燈亮；任意閉合兩個開關，燈滅；三個開關同時閉合，燈亮。設A、B、C代表三個開關（輸入變量）；Y代表燈（輸出變

19、量）。,1. 列邏輯狀態(tài)表,2. 邏輯式,取 Y=“1”( 或Y=“0” ) 列邏輯式,用“與”“或”“非”等運算來表達邏輯函數(shù)的表達式。,(1)由邏輯狀態(tài)表寫出邏輯式,,各組合之間是“或”關系,2. 邏輯式,,,,,,反之，也可由邏輯式列出狀態(tài)表。,3. 邏輯圖,邏輯函數(shù)的化簡,由邏輯狀態(tài)表直接寫出的邏輯式及由此畫出的邏輯圖，一般比較復雜；若經過簡化，則可使用較少的邏輯門實現(xiàn)同樣的邏輯功能。從而可節(jié)省器件，降低成本，提高電路工作的

20、可靠性。,利用邏輯代數(shù)變換，可用不同的門電路實現(xiàn)相同的邏輯功能。,1. 用 “與非”門構成基本門電路,(2) 應用“與非”門構成“或”門電路,(1) 應用“與非”門構成“與”門電路,由邏輯代數(shù)運算法則：,由邏輯代數(shù)運算法則：,(3) 應用“與非”門構成“非”門電路,(4) 用“與非”門構成“或非”門,由邏輯代數(shù)運算法則：,例1：,化簡,2. 應用邏輯代數(shù)運算法則化簡,（1）并項法,（2）配項法,,,例3：,化簡,（3）加項法,（4）

21、吸收法,吸收,3. 應用卡諾圖化簡,卡諾圖:是與變量的最小項對應的按一定規(guī)則排列的方格圖，每一小方格填入一個最小項。,（1）最小項： 對于n輸入變量有2n種組合, 其相應的乘積項也有2n個，則每一個乘積項就稱為一個最小項。其特點是每個輸入變量均在其中以原變量和反變量形式出現(xiàn)一次，且僅一次。,如：三個變量，有8種組合，最小項就是8個，卡諾圖也相應有8個小方格。,在卡諾圖的行和列分別標出變量及其狀態(tài)。,(2) 卡諾圖,二進制數(shù)對應的十

22、進制數(shù)編號,(2) 卡諾圖,(a)根據(jù)狀態(tài)表畫出卡諾圖,如:,,將輸出變量為“1”的填入對應的小方格,為“0”的可不填。,(3) 應用卡諾圖化簡邏輯函數(shù),解：?,,,,(a)將取值為“1”的相鄰小方格圈成圈;,(b)所圈取值為“1”的相鄰小方格的個數(shù)應為2n，(n=0,1,2…),(3)應用卡諾圖化簡邏輯函數(shù),解：,,,,三個圈最小項分別為：,?合并最小項,?寫出簡化邏輯式,卡諾圖化簡法：保留一個圈內最小項的相同變量，而消去相反變量。

23、,,20.1 數(shù)制和脈沖信號20.2 基本門電路及其組合20.3 和 20.4 TTL門電路 CMOS門電路20.5 邏輯代數(shù)20.6 組合邏輯電路的分析與綜合20.7 加法器20.8 編碼器20.9 譯碼器和數(shù)字顯示,組合邏輯電路的分析與綜合,組合邏輯電路：任何時刻電路的輸出狀態(tài)只取決于該時刻的輸入狀態(tài)，而與該時刻以前的電路狀態(tài)無關。,組合邏輯電路框圖,20. 6. 1 組合邏輯電路的分析,(

24、1) 由邏輯圖寫出輸出端的邏輯表達式,(2) 運用邏輯代數(shù)化簡或變換,(3) 列邏輯狀態(tài)表,(4) 分析邏輯功能,已知邏輯電路,,確定,邏輯功能,分析步驟：,例 1：分析下圖的邏輯功能,(1) 寫出邏輯表達式,(2) 應用邏輯代數(shù)化簡,,反演律,反演律,,(3) 列邏輯狀態(tài)表,邏輯式,(1) 寫出邏輯式,例 2：分析下圖的邏輯功能,化簡,(2) 列邏輯狀態(tài)表,(3) 分析邏輯功能 輸入相同輸出為“1”,輸入相異輸

25、出為“0”,稱為“判一致電路”(“同或門”) ,可用于判斷各輸入端的狀態(tài)是否相同。,邏輯式,20.6.2 組合邏輯電路的綜合,設計步驟如下：,例1：設計一個三人(A、B、C)表決電路。每人有一按鍵，如果贊同，按鍵，表示“1”；如不贊同，不按鍵，表示 “0”。表決結果用指示燈表示，多數(shù)贊同，燈亮為“1”，反之燈不亮為“0”。,(1) 列邏輯狀態(tài)表,(2) 寫出邏輯表達式,取 Y=“1”( 或Y=“0” ) 列邏輯式,取 Y = “1