第11章 集成邏輯門(mén)電路和組合邏輯電路

1、（下）,第11章 集成邏輯門(mén)電路和組合邏輯電路,電工技術(shù)與電子技術(shù),南京工業(yè)大學(xué)信息學(xué)院,返回,第11章 集成邏輯門(mén)電路和組合邏輯電路,返回,后一頁(yè),11.2 邏輯函數(shù)化簡(jiǎn),11.3 組合邏輯電路,11.4 常用的中規(guī)模組合邏輯功能器件,返回,前一頁(yè),后一頁(yè),2. 會(huì)分析和設(shè)計(jì)簡(jiǎn)單的組合邏輯電路。,理解加法器、編碼器、譯碼器等常用組合邏 輯電路的工作原理和功能。,4. 學(xué)會(huì)數(shù)字集成電路的使用方法。,本章要求：,

2、1. 會(huì)用邏輯代數(shù)的基本運(yùn)算法則化簡(jiǎn)邏輯函數(shù)。,11.2 邏輯函數(shù)化簡(jiǎn),邏輯代數(shù)（又稱(chēng)布爾代數(shù)），它是分析和設(shè)計(jì)邏輯電路的數(shù)學(xué)工具。雖然它和普通代數(shù)一樣也用字母表示變量，但變量的取值只有“0”，“1”兩種，分別稱(chēng)為邏輯“0”和邏輯“1”。這里“0”和“1”并不表示數(shù)量的大小，而是表示兩種相互對(duì)立的邏輯狀態(tài)。,邏輯代數(shù)所表示的是邏輯關(guān)系，而不是數(shù)量關(guān)系。這是它與普通代數(shù)的本質(zhì)區(qū)別。,,,,,,前一頁(yè),后一頁(yè),返回,1

3、. 常量與變量的關(guān)系,前一頁(yè),后一頁(yè),11.2.1 邏輯代數(shù)運(yùn)算法則,2. 邏輯代數(shù)的基本運(yùn)算法則,普通代數(shù)不適用！,返回,,,,前一頁(yè),后一頁(yè),A+1=1,列真值表證明：,返回,吸收律,(1) A+AB = A (2) A(A+B) = A,前一頁(yè),后一頁(yè),證明：,例如：,A+AB = A,,被吸收,,,11.2.2 邏輯函數(shù)的表示方法,一、邏輯函數(shù)表達(dá)式的基本形式,前一頁(yè),后一頁(yè),返回,1、“積之和”（與或）表達(dá)式

4、,表達(dá)式中包含若干個(gè)“積”項(xiàng)，每個(gè)“積”項(xiàng)中可有一個(gè)或多個(gè)變量以原變量或反變量的形式出現(xiàn)的字母，所有“積”的“和”表示一個(gè)函數(shù)。如：,2、“和之積”（或與）表達(dá)式,表達(dá)式中包含若干個(gè)“和”項(xiàng)，每個(gè)“和”項(xiàng)中可有一個(gè)或多個(gè)變量以原變量或反變量的形式出現(xiàn)的字母，所有“和”的“積”表示一個(gè)函數(shù)。如：,3、一般表達(dá)式,如：,一般表達(dá)式可轉(zhuǎn)換成“與或”表達(dá)式或者“或與”表達(dá)式。,最小項(xiàng)之和,在一個(gè)積項(xiàng)中，每個(gè)變量均以原變量或反變量的形式出現(xiàn)且只出

5、現(xiàn)一次，則這個(gè)積項(xiàng)稱(chēng)為最小項(xiàng)。積項(xiàng)中的原變量記為1，反變量記為0。,任何表達(dá)式都可轉(zhuǎn)換成最小項(xiàng)之和的形式。,二、邏輯函數(shù)表達(dá)式的標(biāo)準(zhǔn)形式,n個(gè)變量則有2n個(gè)最小項(xiàng),以三個(gè)變量為例，則有8個(gè)最小項(xiàng)，編號(hào)如下表：,最小項(xiàng)的性質(zhì)：,在輸入變量的一組取值下有且只有一組取值為1；任意兩個(gè)最小項(xiàng)之積為0；全體最小項(xiàng)之和為1。,上述表達(dá)式可簡(jiǎn)寫(xiě)為：,邏輯函數(shù)的最小項(xiàng)表達(dá)式,11.2.3 邏輯函數(shù)的化簡(jiǎn),利用上述邏輯代數(shù)的基本公式，可對(duì)某些邏輯

6、關(guān)系式進(jìn)行運(yùn)算和簡(jiǎn)化，則可使用較少的邏輯門(mén)實(shí)現(xiàn)同樣的邏輯功能。從而可節(jié)省器件，降低成本，提高電路工作的可靠性。,,前一頁(yè),后一頁(yè),= B,返回,例3:化簡(jiǎn),,前一頁(yè),后一頁(yè),左邊=,=,返回,11.3 組合邏輯電路的分析與設(shè)計(jì),前一頁(yè),后一頁(yè),返回,11.3.1 組合邏輯電路的分析,1 . 由邏輯圖寫(xiě)出輸出端的邏輯表達(dá)式,2. 運(yùn)用邏輯代數(shù)化簡(jiǎn)或變換,3. 列真值表,4. 分析邏輯功能,分析步驟：,前一頁(yè),后一頁(yè),返回

7、,例 1：分析下圖的邏輯功能,1. 寫(xiě)出邏輯表達(dá)式,前一頁(yè),后一頁(yè),返回,2. 應(yīng)用邏輯代數(shù)化簡(jiǎn),,反演律,,反演律,前一頁(yè),后一頁(yè),返回,3. 列真值表,4. 分析邏輯功能 輸入相同輸出為“0”，輸入相異輸出為“1”，稱(chēng)為“異或”邏輯關(guān)系。這種電路稱(chēng)“異或”門(mén)。,,前一頁(yè),后一頁(yè),返回,1. 寫(xiě)出邏輯式,例 2：分析下圖的邏輯功能,.,前一頁(yè),后一頁(yè),返回,2. 列邏輯真值表,3. 分析邏輯功能 輸入相同

8、輸出為“1”，輸入相異輸出為“0”，稱(chēng)為“判一致電路”，可用于判斷各輸入端的狀態(tài)是否相同。,前一頁(yè),后一頁(yè),返回,例 3：分析下圖的邏輯功能,Y,,,&,,,&,,1,,,,,,,,,.,B,A,&,C,寫(xiě)出邏輯式：,1,0,1,A,設(shè)：C=1,前一頁(yè),封鎖,打開(kāi),選通A信號(hào),前一頁(yè),后一頁(yè),返回,例 3：分析下圖的邏輯功能,封鎖,打開(kāi),0,1,1,B,選通B信號(hào),寫(xiě)出邏輯式：,設(shè)：C=0,前一頁(yè),后一頁(yè),返回,

9、11.3.2 組合邏輯電路的設(shè)計(jì),設(shè)計(jì)步驟如下：,前一頁(yè),后一頁(yè),返回,例 1：設(shè)計(jì)一個(gè)三變量奇偶檢驗(yàn)器。 要求: 當(dāng)輸入變量A、B、C中有奇數(shù)個(gè)同時(shí)為“1”時(shí)，輸出為“1”，否則為 “0”。用“與非”門(mén)實(shí)現(xiàn)。,,1. 列真值表,前一頁(yè),后一頁(yè),返回,0,1,1,0,1,0,0,1,2. 寫(xiě)出邏輯表達(dá)式,,,,前一頁(yè),后一頁(yè),各組合之間是“或”關(guān)系,在一種組合中，各輸入變量之間是“與”關(guān)系,,,,,,返回,3. 畫(huà)出邏

10、輯圖,,0,1,前一頁(yè),后一頁(yè),返回,,,,,,例 2: 某工廠(chǎng)有A、B、C三個(gè)車(chē)間和一個(gè)自備電站，站內(nèi)有兩臺(tái)發(fā)電機(jī)G1和G2。G1的容量是G2的兩倍。如果一個(gè)車(chē)間開(kāi)工，只需G2運(yùn)行即可滿(mǎn)足要求；如果兩個(gè)車(chē)間開(kāi)工，只需G1運(yùn)行，如果三個(gè)車(chē)間同時(shí)開(kāi)工，則G1和 G2均需運(yùn)行。試畫(huà)出控制G1和 G2運(yùn)行的邏輯圖。,前一頁(yè),后一頁(yè),設(shè)：A、B、C分別表示三個(gè)車(chē)間的開(kāi)工狀態(tài)：開(kāi)工為“1”，不開(kāi)工為“0”； G1和 G2運(yùn)行為“1

11、”，不運(yùn)行為“0”。,1. 根據(jù)邏輯要求列真值表,首先假設(shè)邏輯變量、邏輯函數(shù)取“0”、“1”的含義。,返回,邏輯要求：如果一個(gè)車(chē)間開(kāi)工，只需G2運(yùn)行即可滿(mǎn)足要求；如果兩個(gè)車(chē)間開(kāi)工，只需G1運(yùn)行，如果三個(gè)車(chē)間同時(shí)開(kāi)工，則G1和 G2均需運(yùn)行。,1. 根據(jù)邏輯要求列真值表,前一頁(yè),后一頁(yè),,0,1,1,1,0,0,1,0,,0,0,0,1,1,1,0,1,返回,2. 由真值表寫(xiě)出邏輯式,,,,,前一頁(yè),后一頁(yè),在一種組合中，各輸入變量之

12、間是“與”關(guān)系,各組合之間是“或”關(guān)系,,,,,返回,3. 化簡(jiǎn)邏輯式,4. 用“與非”門(mén)構(gòu)成邏輯電路,前一頁(yè),后一頁(yè),,,,,,,,,,,,返回,加法器,前一頁(yè),后一頁(yè),,加法器: 實(shí)現(xiàn)二進(jìn)制加法運(yùn)算的電路,進(jìn)位,,,不考慮低位來(lái)的進(jìn)位,要考慮低位來(lái)的進(jìn)位,,返回,1、 半加器,前一頁(yè),后一頁(yè),半加：實(shí)現(xiàn)兩個(gè)一位二進(jìn)制數(shù)相加，不考慮來(lái)自低位的進(jìn)位。,邏輯符號(hào)：,半加器：,返回,半加器真值表,邏輯表達(dá)式,邏輯圖,前一頁(yè),后

13、一頁(yè),返回,0 0,1 0,1 0,0 1,2、 全加器,全加：實(shí)現(xiàn)兩個(gè)一位二進(jìn)制數(shù)相加，且考慮來(lái)自低位的進(jìn)位。,邏輯符號(hào)：,前一頁(yè),后一頁(yè),全加器：,返回,1. 列真值表,2. 寫(xiě)出邏輯式,前一頁(yè),后一頁(yè),返回,,1 0,0 0,1 0,0 1,1 0,0 1,0 1,1 1,半加器構(gòu)成的全加器,前一頁(yè),后一頁(yè),返回,11.4 常用中規(guī)模

14、集成組合邏輯功能器件,在數(shù)字電路中，常用的組合電路有加法器、譯碼器等。下面分別介紹這幾種典型組合邏輯電路的基本結(jié)構(gòu)、工作原理和使用方法。,11.4.1 二進(jìn)制并行加法器,引線(xiàn)排列圖,內(nèi)部由若干全加器級(jí)聯(lián)而成，用來(lái)實(shí)現(xiàn)兩個(gè)四位二進(jìn)制數(shù)的加法。,如圖連接以后可得兩個(gè)四位二進(jìn)制數(shù)加法結(jié)果為C4S4S3S2S1,＋5V,可以采用多片級(jí)聯(lián)的方法實(shí)現(xiàn)多位加法運(yùn)算。例如：兩片可構(gòu)成8位二進(jìn)制數(shù)加法。,運(yùn)算結(jié)果為：C8S8S7S6S5S4S3S2S1

15、,11.4.2 譯碼器和數(shù)字顯示,譯碼器是將代碼的組合譯成一個(gè)特定的輸出信號(hào)的組合邏輯電路。,前一頁(yè),后一頁(yè),返回,一、 二進(jìn)制譯碼器,二進(jìn)制譯碼器具有n個(gè)輸入端， 個(gè)輸出端和一個(gè)使能端。當(dāng)使能信號(hào)有效時(shí)，對(duì)應(yīng)每一組輸入只有一個(gè)輸出端為有效電平，其余輸出端為無(wú)效電平。,8個(gè),3位,3位二進(jìn)制譯碼器（3線(xiàn)8線(xiàn)譯碼器）,例：三位二進(jìn)制譯碼器（輸出高電平有效）,前一頁(yè),后一頁(yè),返回,寫(xiě)出邏輯表達(dá)式,前一頁(yè),后一頁(yè),返回,0

16、 1 1,1 0 0,邏輯圖,前一頁(yè),后一頁(yè),返回,74LS138型譯碼器,引線(xiàn)排列圖,3/8 線(xiàn)譯碼器,A、B、C是輸入端,Y0~Y7是輸出端,G1、 G2A、G2B是使能端,,,74LS138型譯碼器,G1=0或G2=1輸出均為高。G1=1 G2=0 電路正常工作,3－8線(xiàn)譯碼器74138的邏輯表達(dá)式,；器件不工作,；器件工作,G1=1和

17、G2A+G2B=0同時(shí)滿(mǎn)足，Yi = mi ( i = 0,1…,7 ),,,G1=1和G2A+G2B=0不同時(shí)滿(mǎn)足，Yi =1 ( i = 0,1…,7 ),,74LS138型譯碼器,1、擴(kuò)展(4/16線(xiàn)) ：見(jiàn)P251,2、構(gòu)成3輸入多輸出的組合邏輯電路（加法器） ：,Ci-1 B A,‘1’ ‘ 0’ ‘0’,Si,Ci,11.4.2 二-十進(jìn)制顯示譯碼器,在數(shù)字電路中，常常需要把運(yùn)算結(jié)果用十進(jìn)制顯示出來(lái)，這就要用顯