哈工大數(shù)電大作業(yè)-作業(yè)1-計數(shù)器.doc

1、數(shù)電大作業(yè) 數(shù)電大作業(yè) 1——計數(shù)器 計數(shù)器一、 一、 實驗目的 實驗目的1. 學習使用 Verilog HDL 語言，并學會使用進行 QuartusⅡ軟件編程和仿真；2. 掌握數(shù)字電路的設計方法，熟悉設計過程及其步驟；3. 培養(yǎng)學生的動手能力，能學以致用，為今后從事電子線路設計打下良好基礎；4. 鞏固加深對數(shù)電知識的理解，在仿真調試過程中，能結合原理來分析實驗現(xiàn)象；二、 二、 實驗內容 實驗內容1. 1. 設計內容及要求 設計內容及要

2、求1) 利用 Verilog HDL 設計一個以自己學號后三位為模的計數(shù)器；2) 編寫源程序；3) 給出仿真電路圖和仿真波形圖；2. 2. 需求分析： 需求分析：由于本人的學號為，后 3 位為 501，為便于觀察，選取中間三位為進制來編寫加法計數(shù)器，以保證與他人的區(qū)別性，即編一個以213 為模的加法計數(shù)器。若采用同步清零的方法，則計數(shù)為 0~212，3+A[8..0]B[8..0]ADDER<CINA[8..0]B[8..0]L

3、ESS_THAN1DENAQPRECLRDENAQPRECLRDENAQPRECLRDENAQPRECLRDENAQPRECLRDENAQPRECLRDENAQPRECLRDENAQPRECLRDENAQPRECLRSELDATAADATAB OUT0MUX21SELDATAADATAB OUT0MUX21SELDATAADATAB OUT0MUX21LessThan09' h0D3 --out[0]~reg0out[1]~re

4、g0out[2]~reg0out[3]~reg0out[4]~reg0out[5]~reg0out[7]~reg0 out[8]~reg0out~[8..0]9' h000 --resetclkout[8..0]data[8..0]out~[26..18]9' h000 --out~[17..9] loadout[6]~reg0 Add09' h001 --圖 1 仿真電路圖自動生成的電路圖5. 5. 畫出仿真