哈工大數(shù)電大作業(yè)-作業(yè)1-計(jì)數(shù)器.doc

1、數(shù)電大作業(yè) 數(shù)電大作業(yè) 1——計(jì)數(shù)器 計(jì)數(shù)器一、 一、 實(shí)驗(yàn)?zāi)康?實(shí)驗(yàn)?zāi)康?. 學(xué)習(xí)使用 Verilog HDL 語言，并學(xué)會(huì)使用進(jìn)行 QuartusⅡ軟件編程和仿真；2. 掌握數(shù)字電路的設(shè)計(jì)方法，熟悉設(shè)計(jì)過程及其步驟；3. 培養(yǎng)學(xué)生的動(dòng)手能力，能學(xué)以致用，為今后從事電子線路設(shè)計(jì)打下良好基礎(chǔ)；4. 鞏固加深對(duì)數(shù)電知識(shí)的理解，在仿真調(diào)試過程中，能結(jié)合原理來分析實(shí)驗(yàn)現(xiàn)象；二、 二、 實(shí)驗(yàn)內(nèi)容 實(shí)驗(yàn)內(nèi)容1. 1. 設(shè)計(jì)內(nèi)容及要求 設(shè)計(jì)內(nèi)容及要

2、求1) 利用 Verilog HDL 設(shè)計(jì)一個(gè)以自己學(xué)號(hào)后三位為模的計(jì)數(shù)器；2) 編寫源程序；3) 給出仿真電路圖和仿真波形圖；2. 2. 需求分析： 需求分析：由于本人的學(xué)號(hào)為，后 3 位為 501，為便于觀察，選取中間三位為進(jìn)制來編寫加法計(jì)數(shù)器，以保證與他人的區(qū)別性，即編一個(gè)以213 為模的加法計(jì)數(shù)器。若采用同步清零的方法，則計(jì)數(shù)為 0~212，3+A[8..0]B[8..0]ADDER<CINA[8..0]B[8..0]L

3、ESS_THAN1DENAQPRECLRDENAQPRECLRDENAQPRECLRDENAQPRECLRDENAQPRECLRDENAQPRECLRDENAQPRECLRDENAQPRECLRDENAQPRECLRSELDATAADATAB OUT0MUX21SELDATAADATAB OUT0MUX21SELDATAADATAB OUT0MUX21LessThan09' h0D3 --out[0]~reg0out[1]~re

4、g0out[2]~reg0out[3]~reg0out[4]~reg0out[5]~reg0out[7]~reg0 out[8]~reg0out~[8..0]9' h000 --resetclkout[8..0]data[8..0]out~[26..18]9' h000 --out~[17..9] loadout[6]~reg0 Add09' h001 --圖 1 仿真電路圖自動(dòng)生成的電路圖5. 5. 畫出仿真