基質輔助激光解析儀高速數據采集系統設計和實現.pdf

1、生物安全是指生物性的傳染媒介通過直接感染或間接破壞環(huán)境而導致對人類、動物或植物的直接或潛在的威脅。通過研究發(fā)現，傳染媒介大部分是由微生物引起的。由于微生物種類繁多，且容易發(fā)生突變，在面對突發(fā)生物安全事件時，需要迅速確定微生物的種類及來源，才能夠采取有效措施抑制傳染媒介的擴散和發(fā)展，因此安全、可靠、快速、準確的微生物檢測技術是生物安全領域中亟待解決的關鍵問題之一。傳統微生物檢測技術具有易污染、周期長、靈敏度低等特點，而國外使用的基于微生物

2、表達譜的生物質譜分析技術可實現對微生物的現場快速、準確的鑒定、分類、溯源和監(jiān)測，具有傳統微生物檢測技術不可比擬的優(yōu)勢，為生物安全等領域提供了一種強有力的分析測試手段，但對我國采取了核心技術封鎖策略，因此開發(fā)具有核心自主知識產權的創(chuàng)新微生物檢測設備和配套技術體系已成為我國生物安全領域研究的重要課題。本論文所研究的高速數據采集系統是國家重大科學儀器設備開發(fā)專項“生物安全專用基質輔助激光解析儀的開發(fā)及應用（2012YQ180117）”中的重要

3、組成部分之一。
　　基質輔助激光解析電離化/飛行時間質譜（MALDI-TOF-MS）是近年來快速發(fā)展起來的一種新型軟電離生物質譜，具有靈敏度高、準確度高及分辨率高等特點。MALDI-TOF-MS由進樣系統、基質輔助激光解析離子源、飛行時間質量分析器和離子束流高速采集等幾部分組成。離子束流高速采集包括離子檢測器和高速數據采集系統兩部分，其中高速數據采集系統完成對檢測器輸出的離子脈沖信號的數據采集、傳輸、處理、分析等。
　　準確

4、測量離子脈沖信號是獲得高質量質譜數據的關鍵環(huán)節(jié)。高頻微弱離子脈沖信號的測量包括微弱信號調理電路、高速ADC數據采集、數據存儲、數據上傳處理分析等。為提高離子脈沖信號測量精度，本文以FPGA作為主控芯片，利用過采樣技術提高信噪比，即將ADC采樣率設定為2Gsps，同時設定ADC分辨率為12bit，并配合數據采集傳輸擴展相應存儲容量和高速傳輸接口，實現對離子脈沖信號的快速、高精度測量。
　　本論文的具體研究內容包括：
　　1．高

5、速數據采集系統方案設計。從滿足MALDI-TOF-MS中離子脈沖信號檢測要求出發(fā)，首先確定了高速數據采集系統硬件電路構成形式。該硬件電路主要包括FPGA主控電路、信號調理電路、ADC采樣電路、DDR2 SDRAM存儲電路、千兆以太網電路、ADC時鐘電路，及所需電源電路等。其中FPGA主控電路實現對整個高速數據采集系統的邏輯控制；信號調理電路主要對MALDI-TOF-MS檢測器輸出的最大幅值為10mA的離子脈沖信號進行電流轉電壓、微弱信號

6、放大、同時為與ADC輸入方式配合將信號由單端輸出轉為差分輸出；高速ADC模塊對調理輸出信號進行高速采樣，將離子脈沖信號轉換成數字信號；DDR2 SDRAM存儲電路實現對采樣數據的緩存，同時降低數據的實時傳輸速率。為提高被測樣品離子脈沖信號測量信噪比，需對同一樣品的多次離子脈沖信號采樣后進行數據疊加處理，在FPGA內部存儲空間無法滿足情況下，外擴DDR2 SDRAM進行數據緩存；千兆以太網電路主要以1000Mbps的速率實現與上位機的數據

7、交互；ADC時鐘電路提供ADC芯片所需的高頻、高精度采樣時鐘；電源模塊主要是為高速數據采集系統提供所需要的電源。
　　2．進行高速數據采集系統硬件電路設計。從MALDI-TOF-MS所要檢測的離子脈沖寬度、測量精度、最大質量數、疊加次數等參數確定高速數據采集系統采樣率為2Gsps、分辨率為12bit、離子脈沖信號有效帶寬在400MHz以內、存儲容量為512MB，并通過千兆以太網口實現采樣數據的批量上傳。為提高采樣時鐘頻率精度，通過

8、選取鎖相環(huán)芯片，生成ADC芯片所需要的1GHz差分時鐘；調理電路模塊所選芯片為具有超低噪聲和超低失真的運算放大器AD8099，以及高帶寬差分放大器等實現高帶寬、高信噪比，且滿足ADC滿量程的輸出信號。
　　為保證高速信號完整性，在電路布線與PCB制板時采取了如下具體措施：
　?。?）對于高頻模擬信號和數字信號傳輸線，采用差分處理，有效降低噪聲，提高抗干擾能力；
　?。?）在設計電路板時采用8層制板，即頂層-地層-信號層

9、-電源層-地層-信號層-電源層-底層，使信號層與地層或電源層相鄰，保證信號返回路徑阻抗最?。?br>　?。?）AD模塊采用100歐姆差分電阻進行阻抗匹配，減小信號反射；
　?。?）電源層、地層布線與信號布線的走線方向一致，減小噪聲干擾；
　?。?）DDR2 SDRAM模塊采用蛇形走線，保持信號長度一致，滿足信號時序要求；
　?。?）信號線間距采用3W原則，減小信號間串擾；
　?。?）表層與底層做鋪地處理，以及為板

10、卡制作法拉第電籠等，減小電磁干擾。通過以上措施，有效保證了信號完整性。
　　3．FPGA邏輯設計。FPGA內部邏輯設計主要包括ADC時鐘模塊控制邏輯、ADC高速輸出數據接口、DDR2 SDRAM控制器及其控制邏輯、千兆以太網芯片控制邏輯等。其中ADC時鐘模塊控制邏輯使FPGA芯片通過SPI接口控制鎖相環(huán)芯片生成1GHz時鐘，作為ADC芯片的采樣時鐘；ADC高速數據輸出接口主要在FPGA內部例化一個輸入為48bit，輸出為32bit

11、的異步FIFO，進行數據位數轉換。DDR2 SDRAM控制器及其控制邏輯主要調用DDR2 SDRAM Controller with altmemphy IP核，通過控制邏輯控制IP核從而實現對DDR2 SDRAM的讀寫操作。千兆以太網控制邏輯主要編寫了UDP協議通過GMII接口實現數據的傳輸。通過FPGA邏輯控制，實現了高速數據采集系統時序和控制的協調統一。
　　4．高速數據采集系統性能測試。鎖相環(huán)模塊、ADC模塊、存儲模塊和千

12、兆以太網模塊是高速數據采集系統的核心部分，分別測試高速數據采集系統的信號采集、數據存儲和數據傳輸功能，具體結果包括：
　　（1）以FPGA作為主控芯片，配合采樣率為2Gsps、分辨率為12bit的ADC芯片對高頻離子脈沖信號進行高速高精度采樣。通過對250MHz輸入信號進行實際采樣測試，達到SNR=44.6639，ENOB=7.1269，滿足設計要求；
　?。?）以FPGA作為主控芯片，配合DDR2 SDRAM大容量存儲芯片

13、對ADC采樣數據進行高速實時存儲，在傳輸速率為667Mbps下，傳輸數據準確；
　　（3）以FPGA作為主控芯片，配合千兆以太網接口實現對DDR2 SDRAM中批量數據的高速上傳，在傳輸為1000Mbps下，傳輸數據準確。此外，針對調理電路進行測試，實現了有效帶寬在400MHz以內，且達到ADC芯片的滿量程輸入信號，且信噪比較高，滿足設計要求。
　　最后，對高速數據采集系統所涉及的研究工作進行了總結。本論文主要依據MALDI

14、-TOF-MS的指標要求對數據采集系統進行需求分析和具體設計，并對高速數據采集系統板卡的核心功能和關鍵指標進行了測試驗證，測試結果滿足設計要求。
　　下一步研究計劃：
　　1、通過完善硬件電路、軟件濾波等措施，進一步提高調理電路和ADC采樣電路的信噪比，實現系統測量精度和測量靈敏度的進一步提升。
　　2、對已完成過的獨立邏輯設計進行整合，實現高速數據采集系統從離子脈沖信號采集→數據存儲→數據傳輸的完整流程，為后續(xù)進行數