基質(zhì)輔助激光解析儀高速數(shù)據(jù)采集系統(tǒng)設(shè)計(jì)和實(shí)現(xiàn).pdf

1、生物安全是指生物性的傳染媒介通過直接感染或間接破壞環(huán)境而導(dǎo)致對(duì)人類、動(dòng)物或植物的直接或潛在的威脅。通過研究發(fā)現(xiàn)，傳染媒介大部分是由微生物引起的。由于微生物種類繁多，且容易發(fā)生突變，在面對(duì)突發(fā)生物安全事件時(shí)，需要迅速確定微生物的種類及來源，才能夠采取有效措施抑制傳染媒介的擴(kuò)散和發(fā)展，因此安全、可靠、快速、準(zhǔn)確的微生物檢測(cè)技術(shù)是生物安全領(lǐng)域中亟待解決的關(guān)鍵問題之一。傳統(tǒng)微生物檢測(cè)技術(shù)具有易污染、周期長(zhǎng)、靈敏度低等特點(diǎn)，而國(guó)外使用的基于微生物

2、表達(dá)譜的生物質(zhì)譜分析技術(shù)可實(shí)現(xiàn)對(duì)微生物的現(xiàn)場(chǎng)快速、準(zhǔn)確的鑒定、分類、溯源和監(jiān)測(cè)，具有傳統(tǒng)微生物檢測(cè)技術(shù)不可比擬的優(yōu)勢(shì)，為生物安全等領(lǐng)域提供了一種強(qiáng)有力的分析測(cè)試手段，但對(duì)我國(guó)采取了核心技術(shù)封鎖策略，因此開發(fā)具有核心自主知識(shí)產(chǎn)權(quán)的創(chuàng)新微生物檢測(cè)設(shè)備和配套技術(shù)體系已成為我國(guó)生物安全領(lǐng)域研究的重要課題。本論文所研究的高速數(shù)據(jù)采集系統(tǒng)是國(guó)家重大科學(xué)儀器設(shè)備開發(fā)專項(xiàng)“生物安全專用基質(zhì)輔助激光解析儀的開發(fā)及應(yīng)用（2012YQ180117）”中的重要

3、組成部分之一。
　　基質(zhì)輔助激光解析電離化/飛行時(shí)間質(zhì)譜（MALDI-TOF-MS）是近年來快速發(fā)展起來的一種新型軟電離生物質(zhì)譜，具有靈敏度高、準(zhǔn)確度高及分辨率高等特點(diǎn)。MALDI-TOF-MS由進(jìn)樣系統(tǒng)、基質(zhì)輔助激光解析離子源、飛行時(shí)間質(zhì)量分析器和離子束流高速采集等幾部分組成。離子束流高速采集包括離子檢測(cè)器和高速數(shù)據(jù)采集系統(tǒng)兩部分，其中高速數(shù)據(jù)采集系統(tǒng)完成對(duì)檢測(cè)器輸出的離子脈沖信號(hào)的數(shù)據(jù)采集、傳輸、處理、分析等。
　　準(zhǔn)確

4、測(cè)量離子脈沖信號(hào)是獲得高質(zhì)量質(zhì)譜數(shù)據(jù)的關(guān)鍵環(huán)節(jié)。高頻微弱離子脈沖信號(hào)的測(cè)量包括微弱信號(hào)調(diào)理電路、高速ADC數(shù)據(jù)采集、數(shù)據(jù)存儲(chǔ)、數(shù)據(jù)上傳處理分析等。為提高離子脈沖信號(hào)測(cè)量精度，本文以FPGA作為主控芯片，利用過采樣技術(shù)提高信噪比，即將ADC采樣率設(shè)定為2Gsps，同時(shí)設(shè)定ADC分辨率為12bit，并配合數(shù)據(jù)采集傳輸擴(kuò)展相應(yīng)存儲(chǔ)容量和高速傳輸接口，實(shí)現(xiàn)對(duì)離子脈沖信號(hào)的快速、高精度測(cè)量。
　　本論文的具體研究?jī)?nèi)容包括：
　　1．高

5、速數(shù)據(jù)采集系統(tǒng)方案設(shè)計(jì)。從滿足MALDI-TOF-MS中離子脈沖信號(hào)檢測(cè)要求出發(fā)，首先確定了高速數(shù)據(jù)采集系統(tǒng)硬件電路構(gòu)成形式。該硬件電路主要包括FPGA主控電路、信號(hào)調(diào)理電路、ADC采樣電路、DDR2 SDRAM存儲(chǔ)電路、千兆以太網(wǎng)電路、ADC時(shí)鐘電路，及所需電源電路等。其中FPGA主控電路實(shí)現(xiàn)對(duì)整個(gè)高速數(shù)據(jù)采集系統(tǒng)的邏輯控制；信號(hào)調(diào)理電路主要對(duì)MALDI-TOF-MS檢測(cè)器輸出的最大幅值為10mA的離子脈沖信號(hào)進(jìn)行電流轉(zhuǎn)電壓、微弱信號(hào)

6、放大、同時(shí)為與ADC輸入方式配合將信號(hào)由單端輸出轉(zhuǎn)為差分輸出；高速ADC模塊對(duì)調(diào)理輸出信號(hào)進(jìn)行高速采樣，將離子脈沖信號(hào)轉(zhuǎn)換成數(shù)字信號(hào)；DDR2 SDRAM存儲(chǔ)電路實(shí)現(xiàn)對(duì)采樣數(shù)據(jù)的緩存，同時(shí)降低數(shù)據(jù)的實(shí)時(shí)傳輸速率。為提高被測(cè)樣品離子脈沖信號(hào)測(cè)量信噪比，需對(duì)同一樣品的多次離子脈沖信號(hào)采樣后進(jìn)行數(shù)據(jù)疊加處理，在FPGA內(nèi)部存儲(chǔ)空間無法滿足情況下，外擴(kuò)DDR2 SDRAM進(jìn)行數(shù)據(jù)緩存；千兆以太網(wǎng)電路主要以1000Mbps的速率實(shí)現(xiàn)與上位機(jī)的數(shù)據(jù)

7、交互；ADC時(shí)鐘電路提供ADC芯片所需的高頻、高精度采樣時(shí)鐘；電源模塊主要是為高速數(shù)據(jù)采集系統(tǒng)提供所需要的電源。
　　2．進(jìn)行高速數(shù)據(jù)采集系統(tǒng)硬件電路設(shè)計(jì)。從MALDI-TOF-MS所要檢測(cè)的離子脈沖寬度、測(cè)量精度、最大質(zhì)量數(shù)、疊加次數(shù)等參數(shù)確定高速數(shù)據(jù)采集系統(tǒng)采樣率為2Gsps、分辨率為12bit、離子脈沖信號(hào)有效帶寬在400MHz以內(nèi)、存儲(chǔ)容量為512MB，并通過千兆以太網(wǎng)口實(shí)現(xiàn)采樣數(shù)據(jù)的批量上傳。為提高采樣時(shí)鐘頻率精度，通過

8、選取鎖相環(huán)芯片，生成ADC芯片所需要的1GHz差分時(shí)鐘；調(diào)理電路模塊所選芯片為具有超低噪聲和超低失真的運(yùn)算放大器AD8099，以及高帶寬差分放大器等實(shí)現(xiàn)高帶寬、高信噪比，且滿足ADC滿量程的輸出信號(hào)。
　　為保證高速信號(hào)完整性，在電路布線與PCB制板時(shí)采取了如下具體措施：
　?。?）對(duì)于高頻模擬信號(hào)和數(shù)字信號(hào)傳輸線，采用差分處理，有效降低噪聲，提高抗干擾能力；
　?。?）在設(shè)計(jì)電路板時(shí)采用8層制板，即頂層-地層-信號(hào)層

9、-電源層-地層-信號(hào)層-電源層-底層，使信號(hào)層與地層或電源層相鄰，保證信號(hào)返回路徑阻抗最??；
　?。?）AD模塊采用100歐姆差分電阻進(jìn)行阻抗匹配，減小信號(hào)反射；
　　（4）電源層、地層布線與信號(hào)布線的走線方向一致，減小噪聲干擾；
　?。?）DDR2 SDRAM模塊采用蛇形走線，保持信號(hào)長(zhǎng)度一致，滿足信號(hào)時(shí)序要求；
　?。?）信號(hào)線間距采用3W原則，減小信號(hào)間串?dāng)_；
　?。?）表層與底層做鋪地處理，以及為板

10、卡制作法拉第電籠等，減小電磁干擾。通過以上措施，有效保證了信號(hào)完整性。
　　3．FPGA邏輯設(shè)計(jì)。FPGA內(nèi)部邏輯設(shè)計(jì)主要包括ADC時(shí)鐘模塊控制邏輯、ADC高速輸出數(shù)據(jù)接口、DDR2 SDRAM控制器及其控制邏輯、千兆以太網(wǎng)芯片控制邏輯等。其中ADC時(shí)鐘模塊控制邏輯使FPGA芯片通過SPI接口控制鎖相環(huán)芯片生成1GHz時(shí)鐘，作為ADC芯片的采樣時(shí)鐘；ADC高速數(shù)據(jù)輸出接口主要在FPGA內(nèi)部例化一個(gè)輸入為48bit，輸出為32bit

11、的異步FIFO，進(jìn)行數(shù)據(jù)位數(shù)轉(zhuǎn)換。DDR2 SDRAM控制器及其控制邏輯主要調(diào)用DDR2 SDRAM Controller with altmemphy IP核，通過控制邏輯控制IP核從而實(shí)現(xiàn)對(duì)DDR2 SDRAM的讀寫操作。千兆以太網(wǎng)控制邏輯主要編寫了UDP協(xié)議通過GMII接口實(shí)現(xiàn)數(shù)據(jù)的傳輸。通過FPGA邏輯控制，實(shí)現(xiàn)了高速數(shù)據(jù)采集系統(tǒng)時(shí)序和控制的協(xié)調(diào)統(tǒng)一。
　　4．高速數(shù)據(jù)采集系統(tǒng)性能測(cè)試。鎖相環(huán)模塊、ADC模塊、存儲(chǔ)模塊和千

12、兆以太網(wǎng)模塊是高速數(shù)據(jù)采集系統(tǒng)的核心部分，分別測(cè)試高速數(shù)據(jù)采集系統(tǒng)的信號(hào)采集、數(shù)據(jù)存儲(chǔ)和數(shù)據(jù)傳輸功能，具體結(jié)果包括：
　?。?）以FPGA作為主控芯片，配合采樣率為2Gsps、分辨率為12bit的ADC芯片對(duì)高頻離子脈沖信號(hào)進(jìn)行高速高精度采樣。通過對(duì)250MHz輸入信號(hào)進(jìn)行實(shí)際采樣測(cè)試，達(dá)到SNR=44.6639，ENOB=7.1269，滿足設(shè)計(jì)要求；
　?。?）以FPGA作為主控芯片，配合DDR2 SDRAM大容量存儲(chǔ)芯片

13、對(duì)ADC采樣數(shù)據(jù)進(jìn)行高速實(shí)時(shí)存儲(chǔ)，在傳輸速率為667Mbps下，傳輸數(shù)據(jù)準(zhǔn)確；
　?。?）以FPGA作為主控芯片，配合千兆以太網(wǎng)接口實(shí)現(xiàn)對(duì)DDR2 SDRAM中批量數(shù)據(jù)的高速上傳，在傳輸為1000Mbps下，傳輸數(shù)據(jù)準(zhǔn)確。此外，針對(duì)調(diào)理電路進(jìn)行測(cè)試，實(shí)現(xiàn)了有效帶寬在400MHz以內(nèi)，且達(dá)到ADC芯片的滿量程輸入信號(hào)，且信噪比較高，滿足設(shè)計(jì)要求。
　　最后，對(duì)高速數(shù)據(jù)采集系統(tǒng)所涉及的研究工作進(jìn)行了總結(jié)。本論文主要依據(jù)MALDI

14、-TOF-MS的指標(biāo)要求對(duì)數(shù)據(jù)采集系統(tǒng)進(jìn)行需求分析和具體設(shè)計(jì)，并對(duì)高速數(shù)據(jù)采集系統(tǒng)板卡的核心功能和關(guān)鍵指標(biāo)進(jìn)行了測(cè)試驗(yàn)證，測(cè)試結(jié)果滿足設(shè)計(jì)要求。
　　下一步研究計(jì)劃：
　　1、通過完善硬件電路、軟件濾波等措施，進(jìn)一步提高調(diào)理電路和ADC采樣電路的信噪比，實(shí)現(xiàn)系統(tǒng)測(cè)量精度和測(cè)量靈敏度的進(jìn)一步提升。
　　2、對(duì)已完成過的獨(dú)立邏輯設(shè)計(jì)進(jìn)行整合，實(shí)現(xiàn)高速數(shù)據(jù)采集系統(tǒng)從離子脈沖信號(hào)采集→數(shù)據(jù)存儲(chǔ)→數(shù)據(jù)傳輸?shù)耐暾鞒?，為后續(xù)進(jìn)行數(shù)