重布線層 （rdl）： 當今先進封裝技術 的組成部分

1、Advanced Packaging重 布 線 層封 裝 技 術26 2011 Aug/Sep 半導體科技 www.solidstatechina.com重布線層 (RDL): 當今先進封裝技術 的組成部分只有極少數(shù)芯片I/O端口是按照面陣列形式來進行設計的，這樣就有必要開發(fā)一種重布線技術，以在扇入(fan-in)區(qū)實現(xiàn)(凸點)陣列封裝，與此同時，人們一直都在開發(fā)許多新型的封裝技術：諸如晶圓級封裝(WLP)、扇出(fan-out)區(qū)封

2、裝，以及基于硅通孔的中介層和芯片堆疊封裝等技術。Philip Garrou, Microelectronic Consultants of North Carolina, Research Triangle Park, NC USA; Alan Huffman, RTI Int., Research Triangle Park, NC USA倒裝芯片（FC）的概念可以可追溯到上 20 世紀 60 年代的中后期，IBM 公司將其稱作為“可

3、控坍塌芯片連接” （C-4） 。很明顯，倒裝芯片技術是一種基于小尺寸芯片、高 I/O 密度，并具有優(yōu)秀電學和熱學性能的互連方式。然而，在 20世紀 60 年代到 80 年代期間，這種技術只局限于在那些高端計算機公司中使用，因為硅（Si）材料和印制電路層壓板（PWB）之間的熱膨脹系數(shù)（CTE）很不匹配，這種倒裝芯片就只能采用昂貴的陶瓷基板封裝技術。對于倒裝芯片來說，要被那些微型化便攜式產(chǎn)品（諸如：筆記本電腦、移動電話、尋呼機和便攜式攝像機

4、等）廠商廣泛接受的話，就需要一種可靠的、并且是低成本的倒裝芯片工藝技術。在 20 世紀 90 年代早期，日本 IBM 公司曾報道過，如果進行倒裝芯片的底部填充，那么倒裝芯片可以可靠地直接貼裝在 PWB 基板上。Unitive 和 FTC 公司隨后研發(fā)了具有更低成本的凸點下金屬化層（UMB） 、更低成本的焊點形成技術 （FCT 公司 -重布線層(RDL)技術不具有 I/O 端口面陣列設計的芯片是阻礙倒裝芯片技術早期應用的主要原因，而采用重

5、布線層（RDL）技術就可解決這一問題（圖 1）——它是在晶圓表面沉積金屬層和介質(zhì)層并形成相應的金屬布線圖形，來對芯片的 I/O 端口進行重新布局，將其布置到新的、 節(jié)距占位可更為寬松的區(qū)域。這種 RDL 需要采用高分子薄膜材料圖1. 在重布線層（RDL）上形成凸點。Fan-in WLPFan-out WLP Interposers with TSVBumpingCMOS image sensors with TSVStacked dev

6、ices with TSVHigh-capacity memory Processer焊膏的模板印刷 ； Unitive 公司 - 電鍍）以及重布線層（RDL）技術。在本世紀的早期，F(xiàn)CT 和 Unitive 公司的這種技術獲得了所有主要的組裝工廠，包括日月光（ASE）封裝公司，安靠封裝測試公司（Amkor） ，星科金朋（STATSChipPAC）封裝公司 ,以及矽品（SPIL）封裝公司的認可，使得倒裝芯片技術進入了大規(guī)模生產(chǎn)階段。Ad

7、vanced Packaging重 布 線 層封 裝 技 術28 2011 Aug/Sep 半導體科技 www.solidstatechina.com經(jīng)通過縮小柵極尺寸以及減小工作電壓來改善柵極開關延遲特性，進而提高了 MOS 器件的性能。當我們將目光投向 32nm 技術節(jié)點之后時，我們會發(fā)現(xiàn)，越來越少的晶圓代工廠 / 集成器件制造商（IDM）能夠承擔得起小于 45nm 節(jié)點技術付諸于實際生產(chǎn)所需的費用。另外，在器件尺寸上進一步按比例

8、縮小會使得互連導線的橫截面和間距變小，從而增加了它們的布線電阻和電容。所以在合理成本前提下，限制了對它們提高性能的選擇性。已提出了一種 3D 集成的解決方案，它是將多層平面型器件芯片進行堆疊，并且采用硅通孔進行各芯片層間的互連 [3]。減小芯片面積可大大縮短整體互連線的長度，而互連線長度的縮短則能降低驅(qū)動信號所需的電功率。一旦其制造基礎條件成熟，那么人們可預期 3D IC 技術能通過提高經(jīng)濟效益來減少其風險和成本，如：a）可以減少最先進

9、技術節(jié)點芯片設計及其驗證所需的時間；b）在最先進的工藝節(jié)點中，還可以繼續(xù)使用原先的模擬 IP 模塊，而無需開發(fā)新的 IP 模塊；c）可以混合采用一些通常相互不兼容的技術（異構集成） 。三維 3D 技術可以將當前處于芯片外的存儲器件（如二級緩存）集成在處理器芯片上，從而可在一定程度上消除這些芯片外存儲器件總線速度較慢并且功耗較高的缺點，并且可將它們替換成具有高帶寬、低延遲傳輸性能的垂直互連結構。另外，芯片上存儲器件（嵌入式）可以采用在另外

10、芯片層上單獨進行制造的方式，然后再將其鍵合到邏輯功能芯片層上。這些選擇都可降低在信號存取上的延遲，前者可以減少數(shù)十微米到數(shù)十毫米整體互連線的長度，而后者可以在單獨芯片層上對存儲器件的工藝進行優(yōu)化。制作 3D 芯片的關鍵技術包括有 ：1）硅通孔的制造；2）要將芯片 / 晶圓減薄到 50?m 或以下；3）芯片 / 晶圓的相互對準和鍵合，一般采用的是金屬－金屬的鍵合方式。硅通孔要么是在芯片廠 / 代工廠生產(chǎn)線的后端工序（中通孔 vias mi

11、ddle）階段進行制造，要么是在芯片制作完成后在晶圓背面（背面后通孔 vias last-backside）由代工廠或外包半導體和測試工廠（OSAT）來完成。背面硅通孔的工藝過程包括有：硅通孔的隔離和金屬化，背面重布線層（RDL）和凸點布局。對于背面后硅通孔工藝來說，OSAT可以采用它們標準的基于聚合物的重布線層工藝，無需對此進行大的變動就可以制作這些結構。采用上述工藝 的 典 型 實 例 是 STMicroelectronics位于

12、Crolle 生產(chǎn)線上生產(chǎn)的 300mm CMOS 圖像傳感器。具有相同 I/O 布局芯片（如存儲器芯片）的堆疊比較容易制造，但是要堆疊其它類型的芯片則需要有一個I/O 界面的標準化準則，但至今它還沒有制訂形成。為了解決不同類型芯片堆疊的 I/O 配位問題，可以采用重布線層技術的硅中介層（單面或雙面都可以） 。據(jù)預計，在 I/O 界面標準化準則能實際到位實施、從而能滿足所有 I/O 布局類型晶圓 / 芯片堆疊要求之前，硅中介層將具有一種

13、過渡性的功能。最近關于 3D 堆疊存儲器件的商業(yè)化公告是來自于 Elpida 公司和Samsung 公司，而采用中介層的產(chǎn)品商業(yè)化公告主要來自 Xilinx 公司（中介層由臺積電 TSMC 公司提供） ，而IBM 公司為 Semtech 公司提供了中介層基礎模塊。結論自從重布線層技術開始使用起，雖然在過去幾年中，重布線層技術在扇入式（fan-in）芯片凸點制作中的應用確實已經(jīng)有所減少，但是重布線層技術對許多先進封裝技術發(fā)展提供了非常大的

14、幫助，諸如扇入式（fan-in）和扇出式（fan-out）圓片級封裝（WLP） 、以及硅通孔應用（如 CMOS圖像傳感器封裝） 、3D 集成中的硅中介層，以及采用背面硅通孔的 3D 集成技術等。??Ultra CSP 是 Flip Chip Technologies 公司的注冊商標；Xtreme CSP 是 Unitive 公司的注冊商標。參考文獻1. P. Garrou, “Wafer Level Packaging has Arri

15、ved,“ Semiconductor Int., Vol. 23, no. 12, 2000, p. 119.2. P. Garrou, “Wafer Level Chip Scale Packaging (WL-CSP): An Overview,“ IEEE Trans. Advanced Packaging, Vol. 23, 2000, p. 198.3. “Handbook of 3D Integration“, P. Ga