用于高性能數(shù)據(jù)轉(zhuǎn)換器的_virtex-5_fpga_技術(shù)

1、近年來(lái)，人們渴求在通訊、視頻、儀器系統(tǒng)中擁有更高帶寬和分辨率，胃口始終不減，推動(dòng)了高性能混合信號(hào)數(shù)據(jù)轉(zhuǎn)換器的發(fā)展。對(duì)於竭力維持信號(hào)處理鏈中這些器件的極高信噪規(guī)格的設(shè)計(jì)人員而言，這無(wú)疑是個(gè)難題。Xilinx ® Virtex TM-5 FPGA 在涵蓋整個(gè)設(shè)計(jì)階段（從系統(tǒng)級(jí)探索到最後的實(shí)現(xiàn)）的高效開(kāi)發(fā)工具的支持下，提供了專為高性能混合信號(hào)系統(tǒng)所用的豐富資源。數(shù)據(jù)轉(zhuǎn)換器的關(guān)鍵規(guī)格典型的混合信號(hào)處理鏈起始於模數(shù)轉(zhuǎn)換器 (ADC)?，F(xiàn)

2、代高性能 12 位和 14 位的 ADC 採(cǎi)樣率擴(kuò)展到了數(shù)百個(gè) MSPS（百萬(wàn)次採(cǎi)樣/每秒）。例如，Texas Instruments ADS5463 ADC 提供 12 位、500 MSPS 的採(cǎi)樣率，頻率 500Hz 時(shí)信噪比 (SNR) 為 64.5 滿刻度分貝 (dBFS)。用 於 高 性 能 數(shù) 據(jù) 轉(zhuǎn) 換 器 的 Virtex-5 FPGA 技 術(shù)掌控 Virtex-5 器件 DSP 資源，連通模擬計(jì)算世界快速採(cǎi)樣率有若

3、干好處，包括對(duì)寬帶信號(hào)進(jìn)行數(shù)字化處理的能力、較低的抗混濾波器複雜性和較低的噪聲功率頻譜密度。結(jié)果則是系統(tǒng) SNR 的提高。您所面臨的挑戰(zhàn)是如何在數(shù)據(jù)轉(zhuǎn)換器和 FPGA 之間實(shí)現(xiàn)高速接口，同時(shí)還要在 FPGA 的整個(gè)信號(hào)處理鏈中維持同一個(gè) SNR。在 FPGA 中採(cǎi)集數(shù)字 ADC 數(shù)據(jù)之前，須慎之又慎，盡量將數(shù)據(jù)轉(zhuǎn)換器採(cǎi)樣時(shí)鐘的抖動(dòng)降至最低。抖動(dòng)會(huì)降低 SNR，程度依相關(guān)的信號(hào)帶寬而定。例如，對(duì)於擴(kuò)展到 100 MHz 的信號(hào)帶寬，要維持

4、 74 dB 的 SNR (大約 12 個(gè)有效位 (ENOB))，需要最大不超過(guò) 300 fs（毫微微秒）的時(shí)鐘抖動(dòng)?，F(xiàn)代 ADC 提供了巧妙的接口，能簡(jiǎn)化將干凈的低抖動(dòng)時(shí)鐘分布在板上的過(guò)程。讓我們來(lái)分析一下用於實(shí)現(xiàn)這些接口的 Virtex-5 FPGA 的關(guān)鍵功能。高性能 ADC 接口高性能 ADC 採(cǎi)樣率常常高於為避免混淆而必需的最低採(cǎi)樣率，通稱奈奎斯特採(cǎi)樣率，其定義為模擬輸入信號(hào)中最高頻率成分的兩倍。進(jìn)入 FPGA 的高度過(guò)採(cǎi)樣數(shù)

5、字信號(hào)並不需要在整個(gè)信號(hào)處理鏈中維持快速採(cǎi)樣率，它可以用高質(zhì)量的抽取濾波器抽取，而在數(shù)字域中造成的失真小到可以忽略不計(jì)。這使我們?cè)诮酉聛?lái)的處理階段可以擁有較慢的系統(tǒng)時(shí)鐘，其好處是簡(jiǎn)化時(shí)序收斂、降低功耗。Xilinx Virtex-5 和 Spartan TM-3A DSP FPGA 提供了理想的資源，便於採(cǎi)用通稱為多相分解的技術(shù)實(shí)現(xiàn)針對(duì)快速 ADC 的高性能抽取濾波器。多相抽取濾波器通過(guò)將 DSP 負(fù)荷分配到一組 D 個(gè)子濾波器中來(lái)實(shí)現(xiàn)

6、採(cǎi)樣率改變，其中 D = 抽取率。每個(gè)子濾波器只需保持 fs/D 的吞吐量，這是來(lái)自 ADC 的快速輸入採(cǎi)樣率 fs 的一部分。由於抽取濾波器常常是數(shù)字處理的第一階段，它需要最接近 FPGA 引腳的最高性能資源。Virtex-5 FPGA 的輸入/輸出模塊包含一個(gè)直接從 FPGA 輸入緩衝器驅(qū)動(dòng)的 IDDR（輸入雙倍數(shù)據(jù)速率寄存器）。幾種不同的信號(hào)標(biāo)準(zhǔn)均得到支持，包括 LVDS，此信號(hào)標(biāo)準(zhǔn)能提供極好的板級(jí)抗擾度，並可保持超過(guò) 1 Gbp

7、s 的數(shù)據(jù)率。技 術(shù) 專 欄2007年秋季刊 9作者：Luc LangloisAvnet EM DSP 部門全球技術(shù)營(yíng)銷經(jīng)理luc.langlois@avnet.com2X Polyphase Decimator I/O BlockIDDRDRYLow-Jitter Sampling ClockDATAIODELAYSub-Phase 0Sub-Phase 1 ADCXtremeDSPXtremeDSP2X Polyphase I

8、nterpolatorODDRIODELAYSub-Phase 0Sub-Phase 1DACVirtex-5 FPGAI/O BlockXtremeDSPXtremeDSPLow-Jitter Sampling Clock圖 1 – 高性能 ADC 接口圖 2 – DAC：多相插補(bǔ) + ODDR + LVDS技 術(shù) 專 欄10 賽靈思中國(guó)通訊 26期 更高）的輸出採(cǎi)樣率，同時(shí)又維持了 PCB 上的信號(hào)完整性。結(jié)論在本文中，我們

9、展示了使用 Xilinx Virtex-5 FPGA 的混合信號(hào)系統(tǒng)專用 DSP 和接口技術(shù)。您可以使用 Virtex-5 器件的關(guān)鍵功能來(lái)維持現(xiàn)代高性能數(shù)據(jù)轉(zhuǎn)換器的優(yōu)異 SNR 規(guī)格，優(yōu)化系統(tǒng)的性能。本 文 中 所 描 述 的 技 術(shù) 將 在 2 0 0 7 Speedway 大會(huì)的 DSP 專題研討會(huì)上亮相，該研討會(huì)由 Avnet 數(shù)據(jù)轉(zhuǎn)換器主要提供商 Texas Instruments、Analog Devices、Nation

10、al Semiconductor 協(xié)辦。欲瞭解詳情，請(qǐng)?jiān)L問(wèn) 。IDDR 的作用是將來(lái)自 ADC 的快速輸入數(shù)字信號(hào)去復(fù)用 (de-multiplex) 為兩個(gè)單倍數(shù)據(jù)速率數(shù)據(jù)流，每一個(gè)單倍數(shù)據(jù)速率數(shù)據(jù)流占一半的 ADC 採(cǎi)樣率。對(duì)於一個(gè) 2 倍多相抽取濾波器來(lái)說(shuō)，這無(wú)疑是個(gè)理想的格式。使用 Virtex-5 DSP48E，每個(gè)子濾波器可維持 550 MSPS，實(shí)現(xiàn)最大為 1.1 GSPS 的 ADC 採(cǎi)樣率。同樣，Spartan-3A

11、DSP 可維持 500 MSPS 的 ADC 採(cǎi)樣率。伴隨更快的 ADC 採(cǎi)樣率而來(lái)的，是提供能將數(shù)據(jù)鎖存到 FPGA 中的更小的數(shù)據(jù)有效窗口這一難題。而且，ADC 數(shù)據(jù)字精度越寬，佈局任務(wù)就越艱巨，在數(shù)據(jù)總線上各個(gè)信號(hào)發(fā)生歪斜的可能性就越高，從而導(dǎo)致數(shù)據(jù)損壞。Virtex-5 FPGA 提供稱為“IODELAY”的一種可靠解決方案，這是包含在每一個(gè) I/O 模塊中的可編程延遲單元。IODELAY 可以逐個(gè)對(duì)數(shù)據(jù)總線中的信號(hào)進(jìn)行時(shí)移，以

12、將數(shù)據(jù)有效窗口準(zhǔn)確定位到半速率數(shù)據(jù)就緒信號(hào) (DRY) 的最佳轉(zhuǎn)換點(diǎn)。圖 1 說(shuō)明 Virtex-5 器件中用於實(shí)現(xiàn)高性能 ADC 接口的獨(dú)特功能。為將採(cǎi)樣抖動(dòng)降至最低，ADC 將源同步數(shù)據(jù)就緒信號(hào)與數(shù)據(jù)一起發(fā)出，與此同時(shí)，干凈的低抖動(dòng)採(cǎi)樣時(shí)鐘不經(jīng) FPGA 而直接布線到 ADC。高性能 DAC (數(shù)模轉(zhuǎn)換器) 接口在數(shù)據(jù)字精度相等的情況下，數(shù)模轉(zhuǎn)換器 (DAC) 的採(cǎi)樣率通常要比 ADC 的採(cǎi)樣率高，這就造成在信號(hào)鏈的 DAC 極限下

13、出現(xiàn)巨大的設(shè)計(jì)難題。Virtex-5 架構(gòu)的幾個(gè)功能有助於克服這一難題。連接到 Texas Instruments (TI) DAC5682Z（16 位雙 DAC，採(cǎi)樣率為 1 GSPS，LVDS 信號(hào)輸入）的 Virtex-5 接口不失為一個(gè)很好的例子。在實(shí)際系統(tǒng)中，只需將 1 GSPS 的採(cǎi)樣率部署到 DAC 的最後輸出階段，而 FPGA 信號(hào)處理鏈的中間階段以與信號(hào)帶寬成比例的較低的採(cǎi)樣率工作。這使我們?cè)谥虚g處理階段擁有較慢的系統(tǒng)

14、時(shí)鐘，其好處是簡(jiǎn)化時(shí)序收斂、降低功耗。跟 ADC 的情況一樣，多相濾波器是在信號(hào)鏈的 DAC 端實(shí)現(xiàn)採(cǎi)樣率改變的高效 DSP 結(jié)構(gòu)。為達(dá)到 TI DAC5682Z 1 GSPS 的輸出採(cǎi)樣率，一個(gè) 2 倍多相插補(bǔ)濾波器使用兩個(gè)子濾波器，每個(gè)具有 500 MSPS 的吞吐量。這些採(cǎi)樣率是在 Virtex-5 DSP48E slice 的性能規(guī)格範(fàn)圍內(nèi)。需要使用一個(gè)多路復(fù)用器將子濾波器的輸出結(jié)合在一起，以從多相插補(bǔ)濾波器獲得快速輸出率。對(duì)於