有限狀態(tài)機(jī)的雙邏輯綜合.pdf

1、數(shù)字邏輯電路可以分為組合邏輯電路和時(shí)序邏輯電路。而對(duì)時(shí)序邏輯電路的研究一般以有限狀態(tài)機(jī)（Finite State Machine，F(xiàn)SM）為模型，并且如何實(shí)現(xiàn)電路面積減少一直是FSM優(yōu)化的一個(gè)重要目標(biāo)。在FSM面積優(yōu)化中，一旦狀態(tài)編碼長度確定后，寄存器的數(shù)量也就確定了，因此FSM的面積主要取決于它內(nèi)部組合電路的面積。本文在分析了現(xiàn)有的有限狀態(tài)機(jī)面積優(yōu)化方法的基礎(chǔ)上，提出了基于雙邏輯綜合的狀態(tài)分配的面積優(yōu)化方法，狀態(tài)分配通過遺傳算法(GA

2、)實(shí)現(xiàn)。此外，本文也對(duì)雙邏輯綜合下的FSM組合電路的功耗優(yōu)化進(jìn)行了討論。
　　在基于雙邏輯綜合的FSM電路面積優(yōu)化方面，本文利用多數(shù)覆蓋及引入乘機(jī)項(xiàng)之間的位操作，來構(gòu)造出衡量FSM組合電路面積的成本函數(shù)，指導(dǎo)遺傳算法來完成適合雙邏輯綜合的FSM的狀態(tài)分配。提出的算法用C編程實(shí)現(xiàn)，并用MCNC標(biāo)準(zhǔn)電路進(jìn)行了測(cè)試。實(shí)驗(yàn)結(jié)果表明，相比于單一的布爾邏輯，采用雙邏輯綜合后，可使多數(shù) FSM測(cè)試電路面積得到進(jìn)一步優(yōu)化。
　　在基于雙邏輯