高速FinFET多米諾電路.pdf

1、集成電路芯片上晶體管數目基本都在按著摩爾定律（Moore Law）增長。器件工藝尺寸的減小在過去的幾十年中一直都是推動微電子電路發(fā)展的主要動力。器件工藝尺寸的減小，芯片集成度則會提高，則制造電路的成本會大大降低。然而隨著器件工藝尺寸的減小，亞閾值漏電流的增大、短溝道效應的增強等問題使得器件的電氣性能變的較差。因此傳統(tǒng)工藝平面結構CMOS晶體管正面臨著嚴峻的挑戰(zhàn)。在本文中，使用美國加州大學胡正明教授提出的3-D結構的鰭式場效應晶體管（Fi

2、nFET）進行電路設計。其獨特的三維立體結構不僅可以提供柵包圍溝道的獨特結構，增強器件柵對溝道的控制力，而且可以抑制短溝道效應的產生和減小漏電流的增大，同時使晶體管的工藝尺寸可以繼續(xù)縮小。
　　電路的工作速度和電路功耗是IC數字電路性能設計的兩個主要的影響因素。電路工作速度和功耗在一個電路中往往是矛盾的存在，如何折中選擇兩者性能，也是本文需要研究的問題。隨著便攜式電子產品的普及，功耗越來越成為電路設計者重點考慮的對象。因此本文為了

3、權衡電路工作速度和能耗的矛盾，電源電壓取用超閾值，電路設計使用多米諾邏輯。Domino電路有諸如運行速度快、后端版圖面積小等方面的特點，因此，在集成電路設計中得到了廣泛的應用，尤其是用在消除關鍵路徑的傳輸延遲。
　　本課題以Domino邏輯為研究基礎，對電路展開設計。本文主要對以下幾個內容進行研究：
　　1、對FinFET器件結構、電氣特性進行分析，對比三維立體結構FinFET器件與傳統(tǒng)二維CMOS器件的區(qū)別，并掌握Hspi

4、ce的使用和對PTM32nm FinFET的工藝庫進行研究。
　　2、對Domino電路和靜態(tài)電路的功耗組成進行分析，研究其他電路性能參數，了解已存在的低功耗電路設計技術。
　　3、對基于FinFET多米諾邏輯的基本門電路、全加器電路、RM電路進行了設計，并與其他邏輯結構的電路進行了電路性能的對比。在本文設計的電路中，對下拉網絡晶體管進行并聯優(yōu)化配置，以減小堆棧高度，提高電路運行速度。通過仿真結果的對比顯示了基于多米諾邏輯的