亞65納米CMOS工藝低功耗高性能多米諾電路的設(shè)計研究.pdf

1、當集成電路制造技術(shù)發(fā)展到亞65 nm水平時，芯片的速度和集成度將會顯著提高，導(dǎo)致功率密度顯著增大。與此同時，為了延長手持設(shè)備中電池的使用時間、降低芯片的封裝及散熱成本，則希望盡可能降低芯片的功耗。因此，亞65 nm工藝電路的功耗就成為在芯片設(shè)計時需特別考慮的因素。多米諾電路是高性能處理器中主流的動態(tài)邏輯電路，其低功耗設(shè)計對降低整個CPU的功耗意義重大，因此，如何設(shè)計低功耗高性能多米諾電路就成為當前集成電路技術(shù)研究的熱點之一。
　

2、　 論文首先闡述了低功耗電路設(shè)計的背景知識，包括CMOS集成電路的功耗組成以及常用的低功耗設(shè)計方法等，分析了多米諾電路的工作原理和特性，并指出設(shè)計亞65nm工藝的多米諾電路，應(yīng)將降低動態(tài)功耗的重心轉(zhuǎn)移到漏電流功耗上，尤其是柵極漏電流功耗上。其次，在權(quán)衡考慮動態(tài)功耗、亞閾值漏電流、柵極漏電流和速度等多個重要指標后，設(shè)計了兩種新型的多米諾或門結(jié)構(gòu)。HSPICE仿真結(jié)果表明，提出的兩種結(jié)構(gòu)實現(xiàn)了低功耗高性能的目標，解決了亞65 nm工藝下多