X-DSP中F F T加速器的設(shè)計(jì)與驗(yàn)證.pdf

1、隨著半導(dǎo)體技術(shù)的發(fā)展，單芯片晶體管數(shù)量和性能持續(xù)以摩爾定律方式增長(zhǎng)，但不斷增加的功耗也成為制約處理器發(fā)展的瓶頸。針對(duì)特定應(yīng)用定制加速器是提升計(jì)算效率、緩解功耗問題的一種有效的方法?？焖俑道锶~變換(FFT)是數(shù)字信號(hào)處理(DSP)領(lǐng)域中最耗時(shí)的核心算法，廣泛應(yīng)用于聲學(xué)、圖像、雷達(dá)、電信和無(wú)線信號(hào)處理等應(yīng)用，該算法的計(jì)算性能和計(jì)算效率將影響整個(gè)應(yīng)用的執(zhí)行效率。本文研究基于X-DSP芯片的FFT加速器的設(shè)計(jì)和驗(yàn)證，具體內(nèi)容包括：
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2、、在X-DSP中設(shè)計(jì)了基2 FFT算法的FFT加速器整體結(jié)構(gòu)。該加速器主要包括FFT加速器控制模塊、總線控制器和FFT計(jì)算陣列。FFT計(jì)算陣列包含兩個(gè)計(jì)算單元（FFT-PE），每個(gè)FFT-PE能夠獨(dú)立完成規(guī)模不超過1K點(diǎn)的小規(guī)模FFT算法。同時(shí)，采用Cooley-Tukey FFT算法，通過兩次批量小規(guī)模FFT和矩陣轉(zhuǎn)置操作實(shí)現(xiàn)大規(guī)模FFT運(yùn)算。
　　2、設(shè)計(jì)實(shí)現(xiàn)了支持復(fù)數(shù)乘法的蝶形運(yùn)算單元。該加速器采用復(fù)數(shù)乘法與蝶形運(yùn)算的復(fù)用結(jié)

3、構(gòu)，設(shè)計(jì)了一種支持復(fù)數(shù)乘法的IEEE-754標(biāo)準(zhǔn)單精度浮點(diǎn)FFT蝶形運(yùn)算單元電路，可減少中間的規(guī)格化操作，降低硬件開銷，減少計(jì)算延時(shí)，提高計(jì)算精度。
　　3、設(shè)計(jì)了基于低延時(shí)CORDIC算法的FFT旋轉(zhuǎn)因子產(chǎn)生單元。針對(duì)FFT計(jì)算中旋轉(zhuǎn)因子產(chǎn)生延時(shí)過長(zhǎng)的問題，采用一種基于旋轉(zhuǎn)預(yù)測(cè)和保留進(jìn)位加法器（CSA）的壓縮迭代的CODIC算法及結(jié)構(gòu)，實(shí)現(xiàn)了低延時(shí)的FFT旋轉(zhuǎn)因子產(chǎn)生模塊。與傳統(tǒng)CORDIC算法實(shí)現(xiàn)相比，在計(jì)算精度相同的情況下，

4、本設(shè)計(jì)以增加10％的面積代價(jià)，將流水線級(jí)數(shù)由傳統(tǒng)的49級(jí)降低到18級(jí)。
　　4、采用層次化驗(yàn)證方法，對(duì) FFT加速器進(jìn)行了功能驗(yàn)證和性能分析。首先，對(duì)蝶形運(yùn)算單元和CORDIC旋轉(zhuǎn)因子產(chǎn)生模塊建立了相應(yīng)的黃金參考模型，完成模塊級(jí)驗(yàn)證。然后搭建FFT自動(dòng)驗(yàn)證平臺(tái)，對(duì)FFT加速器進(jìn)行系統(tǒng)級(jí)功能點(diǎn)驗(yàn)證，自動(dòng)完成測(cè)試激勵(lì)的生產(chǎn)和結(jié)果對(duì)比，提高了驗(yàn)證效率。最后在系統(tǒng)級(jí)環(huán)境下，對(duì)FFT加速器進(jìn)行性能評(píng)估和對(duì)比，結(jié)果表明，相比于TI某款DSP芯