基于40nm的10Gbps低功耗自適應(yīng)均衡器的研究與設(shè)計(jì).pdf

1、隨著集成電路工藝的發(fā)展，存儲(chǔ)媒介接口、以太網(wǎng)、光纖通信和音頻處理等高速串行接口的數(shù)據(jù)傳輸速率迅速增加，但由于高速串行接口的核心在于傳輸線的模擬帶寬，隨著數(shù)據(jù)傳輸速率和傳輸距離的增加，傳輸線的模擬帶寬越來(lái)越小，對(duì)信號(hào)的衰減就會(huì)增大，衰減的信號(hào)到達(dá)接收端時(shí)具有嚴(yán)重的碼間干擾，甚至眼圖已經(jīng)閉合，為了使接收端能正確的接收數(shù)據(jù)，必需在接收端采用一定的均衡技術(shù)來(lái)消除碼間干擾，彌補(bǔ)信號(hào)傳輸過(guò)程中的衰減，從衰減惡化的信號(hào)中恢復(fù)并提取出正確的信號(hào)。

2、>　　本文基于40nm CMOS工藝，研究并設(shè)計(jì)了一款10Gbps的低功耗自適應(yīng)均衡器，該均衡器采用模擬均衡器和開(kāi)環(huán)判決反饋均衡器的組合均衡器結(jié)構(gòu)、基于符號(hào)的迫零自適應(yīng)算法和自動(dòng)零點(diǎn)的失調(diào)補(bǔ)償技術(shù)，使接收端的均衡器在滿足性能要求的情況下功耗降到了最低。本文主要內(nèi)容包括以下幾點(diǎn)：
　?。?）分析信號(hào)完整性、數(shù)字信號(hào)的時(shí)域和頻域特性以及傳輸線的非理想特性，據(jù)此研究碼間干擾產(chǎn)生的根本原因和均衡器消除碼間干擾應(yīng)具有的特性。
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3、）研究均衡器的各種結(jié)構(gòu)及常用的自適應(yīng)算法，分析各種均衡器結(jié)構(gòu)的性能、功耗，以及每種自適應(yīng)算法適用的均衡器結(jié)構(gòu)和優(yōu)缺點(diǎn)，在此基礎(chǔ)上分析滿足性能要求且功耗最低的自適應(yīng)均衡器的結(jié)構(gòu)以及自適應(yīng)算法。
　?。?）通過(guò)對(duì)各個(gè)模塊的理論分析及關(guān)鍵模塊的 Verilog-A建模確定了各個(gè)模塊的具體實(shí)現(xiàn)形式及關(guān)鍵參數(shù)的設(shè)定。在模擬均衡器的設(shè)計(jì)中采用連續(xù)時(shí)間線性均衡器和可變?cè)鲆娣糯笃飨嘟Y(jié)合的結(jié)構(gòu)，降低了設(shè)計(jì)的復(fù)雜度；在判決反饋均衡器設(shè)計(jì)中采用新型的開(kāi)