基于FPGA的混合信號芯片測試系統(tǒng)設計.pdf

1、現(xiàn)代通信系統(tǒng)中數(shù)?；旌闲盘栃酒?ADC、DAC、PLL等)占據(jù)著非常重要的位置，隨著通信系統(tǒng)不斷提升的帶寬和越來越高的頻率需求，高速ADC/DAC也朝著高速高精度的方向發(fā)展，這對芯片的測試也提出了更高的要求，大大增加了技術(shù)難度。由于各個廠商ADC/DAC芯片的接口協(xié)議與電平都有一定的差異，同時芯片需要靜態(tài)和動態(tài)多種性能參數(shù)的測試，這些對于設計一個通用測試系統(tǒng)來說并不容易。本文主要討論測試系統(tǒng)針對高速ADC芯片測試方面的設計，對于DAC、

2、PLL等芯片其測試模塊由于篇幅限制，本文不做討論。
　　本文首先介紹了測試系統(tǒng)的硬件模塊，分為測試基板和測試子板，測試基板使用virtex-7系列FPGA作為主芯片，子板和基板之間使用FMC標準接口相互連接。邏輯設計分為高速數(shù)據(jù)傳輸模塊和Microblaze控制模塊。高速模塊主要負責數(shù)據(jù)接收、格式轉(zhuǎn)換和高速收發(fā)器配置模塊。控制模塊以FPGA內(nèi)嵌的Microblaze軟核為核心，AXI4總線作為嵌入式系統(tǒng)總線架構(gòu)。利用vivado中