基于FPGA的SoC測(cè)試驗(yàn)證系統(tǒng)設(shè)計(jì).pdf

1、伴隨著集成電路的發(fā)展，集成電路的設(shè)計(jì)也面臨著越來(lái)越多的挑戰(zhàn)。SoC（System on Chip）已經(jīng)變成整個(gè)集成電路行業(yè)設(shè)計(jì)的趨勢(shì)，SoC的集成度和性能都在不斷提高，其設(shè)計(jì)周期也越來(lái)越長(zhǎng)[1]。然而怎樣縮短SoC的設(shè)計(jì)、驗(yàn)證和測(cè)試的周期，加快新產(chǎn)品面市的時(shí)間變成了一個(gè)重要的話題。另一方面，隨著集成電路設(shè)計(jì)的復(fù)雜度提高，芯片的驗(yàn)證和測(cè)試也變得越來(lái)越困難。結(jié)果，芯片研發(fā)階段的驗(yàn)證和測(cè)試的成本占了芯片整個(gè)研發(fā)成本的50%～70%[2]，提高

2、驗(yàn)證和測(cè)試的效率成了減少研發(fā)成本的可靠手段。
　　本文主要介紹一種基于FPGA的SoC驗(yàn)證測(cè)試系統(tǒng)，此系統(tǒng)主要被用于SoC芯片的功能和性能的驗(yàn)證性測(cè)試。此系統(tǒng)能覆蓋SoC的性能驗(yàn)證，定位Bug和Debug所需的所有測(cè)試方法。SoC的接口非常復(fù)雜，接口類型靈活多變，芯片里面不同的IP在測(cè)試模式下可能需要不同的接口控制，F(xiàn)PGA是一種可以靈活設(shè)計(jì)數(shù)字接口電路的現(xiàn)場(chǎng)可編程邏輯陣列器件，可以設(shè)計(jì)與SoC相對(duì)應(yīng)的接口實(shí)現(xiàn)對(duì)SoC的控制。系統(tǒng)

3、的上位機(jī)軟件可以實(shí)現(xiàn)良好的人機(jī)交互，并分析和存儲(chǔ)測(cè)試結(jié)果。
　　此系統(tǒng)包括硬件、軟件以及SoC中各個(gè)IP的控制和測(cè)試方法。系統(tǒng)能對(duì)SoC所有的數(shù)字寄存器和片內(nèi)SRAM進(jìn)行掃描，驗(yàn)證芯片的所有寄存器是否都能被訪問(wèn)；通過(guò)與芯片對(duì)應(yīng)的接口（如 SPI，ADI，F(xiàn)unction DMA，JTAG）對(duì)芯片指定IP進(jìn)入測(cè)試模式，在測(cè)試模式下系統(tǒng)通過(guò)控制實(shí)驗(yàn)設(shè)備對(duì)芯片施加激勵(lì)或采集信號(hào)，從而完成對(duì)芯片功能和性能的驗(yàn)證；系統(tǒng)可以通過(guò)JTAG口對(duì)芯

4、片進(jìn)行BIST測(cè)試和邊界掃描測(cè)試；系統(tǒng)可以在 PC與FPGA之間，PC與芯片之間，F(xiàn)PGA與芯片之間進(jìn)行穩(wěn)定的大數(shù)據(jù)量交互；系統(tǒng)可以實(shí)現(xiàn)測(cè)試數(shù)據(jù)的自動(dòng)采集、存儲(chǔ)、分析并上傳到數(shù)據(jù)庫(kù)；系統(tǒng)所能驗(yàn)證的包括 USB2.0，USB3.0，MIPI，ADC，DAC，PMU單元（DC-DC，LDO，Charger等），片內(nèi)SRAM，以及Aduio等IP；系統(tǒng)以FPGA為核心解決了硬件系統(tǒng)不可重用的問(wèn)題，只需要改變FPGA的設(shè)計(jì)電路就可以針對(duì)不同的芯