直接數(shù)字頻率合成器的研究及其FPGA實(shí)現(xiàn).pdf_第1頁(yè)
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文檔簡(jiǎn)介

1、本文介紹了直接數(shù)字頻率合成器(DDS)的工作原理及基本結(jié)構(gòu)，在此基礎(chǔ)上推導(dǎo)了它的理想頻譜，分析了DDS雜散的來(lái)源及抑制雜散的常用方法；重點(diǎn)研究了DDS中累加器和波形存儲(chǔ)表的設(shè)計(jì)。針對(duì)DDS輸入數(shù)據(jù)刷新率低的特點(diǎn)，雙層累加器采用了32位由“流水時(shí)序”信號(hào)控制的改進(jìn)的流水線結(jié)構(gòu)，減少了與流水線級(jí)數(shù)相關(guān)的移位寄存器數(shù)量；各級(jí)流水線中的加法器采用組內(nèi)、組間超前進(jìn)位的方式提高了速度；引入相位累加器最低位修正電路降低了雜散；利用正余弦函數(shù)的對(duì)稱性和

2、泰勒線性插值法對(duì)波形存儲(chǔ)表進(jìn)行了大比例的壓縮，壓縮比達(dá)到122∶1；通過(guò)引入1/2LSB偏移，消除了反碼代替補(bǔ)碼時(shí)產(chǎn)生的誤差。設(shè)計(jì)的DDS電路可以實(shí)現(xiàn)正余弦兩路輸出。
　　 利用開(kāi)發(fā)工具M(jìn)odelSim6.2和QuartusⅡ7.2，并結(jié)合硬件描述語(yǔ)言Verilog，以EP2S60F1020C3開(kāi)發(fā)板為目標(biāo)器件完成了DDS設(shè)計(jì)的開(kāi)發(fā)、仿真、綜合及在線邏輯調(diào)試與分析。驗(yàn)證結(jié)果表明，直接數(shù)字頻率合成器的最大時(shí)鐘頻率為147.54MH

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