基于SPECMAN_E的DMC功能驗(yàn)證.pdf

1、在SOC的設(shè)計(jì)中，數(shù)字邏輯電路的規(guī)模越來(lái)越大，現(xiàn)在平均門(mén)數(shù)已經(jīng)在百萬(wàn)門(mén)以上，在如此大規(guī)模電路的設(shè)計(jì)中功能驗(yàn)證已經(jīng)成為IC設(shè)計(jì)的一個(gè)瓶頸，所以設(shè)計(jì)團(tuán)隊(duì)不得不用50％～70％的時(shí)間去進(jìn)行功能驗(yàn)證，如此多的時(shí)間已經(jīng)超過(guò)了進(jìn)行新代碼開(kāi)發(fā)的時(shí)間。而且隨著規(guī)模的越來(lái)越大，其驗(yàn)證的難度也會(huì)成指數(shù)增長(zhǎng)，如果規(guī)模增加一倍，那么驗(yàn)證的難度就會(huì)是原難度的四倍。盡管耗去大量的時(shí)間和人力，仍然會(huì)有一些邊緣情況沒(méi)有覆蓋到，這樣就導(dǎo)致了芯片流片的不成功。于是業(yè)界提出

2、了受限隨機(jī)矢量生成驗(yàn)證方法學(xué)，即在滿(mǎn)足條件約束的情況下隨機(jī)產(chǎn)生驗(yàn)證矢量。本文通過(guò)對(duì)DMC在SPECMAN-E的環(huán)境下的驗(yàn)證的介紹，對(duì)受限隨機(jī)矢量驗(yàn)證方法學(xué)進(jìn)行了探索。 在本文中描述了使用E語(yǔ)言結(jié)合Verilog語(yǔ)言驗(yàn)證的整個(gè)過(guò)程，首先根據(jù)DUT的規(guī)范制定出驗(yàn)證計(jì)劃和驗(yàn)證覆蓋率的目標(biāo)，畫(huà)出驗(yàn)證環(huán)境結(jié)構(gòu)圖，接著使用E語(yǔ)言和Verilog語(yǔ)言對(duì)驗(yàn)證環(huán)境進(jìn)行編程，產(chǎn)生激勵(lì)和約束條件。最后對(duì)發(fā)現(xiàn)的錯(cuò)誤進(jìn)行糾錯(cuò)，同時(shí)對(duì)功能覆蓋率和代碼覆蓋率