一種適用于功率驅(qū)動(dòng)電路的BCD工藝開發(fā)及優(yōu)化.pdf

1、本文的主要工作為自行設(shè)計(jì)一套適用于耐壓80V應(yīng)用環(huán)境，集成VDMOS器件，具有較小功率管導(dǎo)通電阻，適合于較大電流應(yīng)用的功率BCD工藝，并將設(shè)計(jì)的重心放在降低集成功率VDMOS的導(dǎo)通電阻和增加其電流能力上。
　　BCD工藝自問世以來就被廣泛應(yīng)用于模擬IC設(shè)計(jì)的各個(gè)領(lǐng)域。BCD工藝中的耐壓100V以內(nèi)，電流1A以上的高功率BCD工藝在汽車電子等應(yīng)用領(lǐng)域中具有廣闊的市場(chǎng)和前景。國內(nèi)BCD工藝開發(fā)主要局限于耐壓低于50V的低壓高密度BCD

2、領(lǐng)域，高功率BCD幾乎處于空白狀態(tài)，這將嚴(yán)重限制我國微電子技術(shù)的發(fā)展。因此開發(fā)出一套高功率BCD工藝對(duì)我國具有重要的意義。
　　本論文首先根據(jù)一款H橋驅(qū)動(dòng)電路的應(yīng)用要求確認(rèn)了VDMOS器件的電參數(shù)設(shè)計(jì)指標(biāo)。首先由器件的閾值電壓等參數(shù)出發(fā)，初步確定了VDMOS元胞的部分結(jié)構(gòu)參數(shù)；并在對(duì)器件導(dǎo)通電阻進(jìn)行的研究的基礎(chǔ)上，對(duì)影響 VDMOS元胞導(dǎo)通電阻的主要因素，元胞柵孔間距和外延層雜質(zhì)濃度進(jìn)行了優(yōu)化；然后通過器件仿真和工藝器件聯(lián)合仿真，

3、對(duì)理論分析的結(jié)論進(jìn)行了進(jìn)一步的修正，最終確定了本BCD工藝的工藝步驟和每步具體工藝條件。
　　此后，對(duì)集成 VDMOS器件的漏極引出結(jié)構(gòu)進(jìn)行了一定的研究，并以此為基礎(chǔ)，建立了單行元胞陣列的電阻網(wǎng)絡(luò)模型，對(duì)單行元胞陣列進(jìn)行了初步的優(yōu)化。同時(shí)，對(duì)元胞模型進(jìn)行了分離化處理，從而驗(yàn)證了之前優(yōu)化的結(jié)論。
　　在以上研究的基礎(chǔ)上進(jìn)行了第一次實(shí)驗(yàn)批流片，并對(duì)第一次流片樣片進(jìn)行了測(cè)試。通過對(duì)測(cè)試結(jié)果的分析，進(jìn)一步完善了整體功率 VDMOS器