課程設(shè)計(jì)---時(shí)鐘分頻電路

1、<p>　　第一章 課程設(shè)計(jì)內(nèi)容與目的</p><p><b>　　1.1 設(shè)計(jì)內(nèi)容：</b></p><p>　　設(shè)計(jì)一個(gè)頻率為100MHZ，60分頻的時(shí)鐘分頻電路。即輸入的頻率是100MHZ,分頻倍數(shù)為60，最終實(shí)現(xiàn)對(duì)輸入時(shí)鐘正確的60分頻功能。用ISE,MODELSIM工具軟件，編寫時(shí)鐘分頻源程序，并通過(guò)綜合后生成波形仿真文件，然后對(duì)設(shè)計(jì)進(jìn)行仿真。&

2、lt;/p><p><b>　　1.2 設(shè)計(jì)目的：</b></p><p>　　1.掌握時(shí)鐘分頻工作原理.</p><p>　　2.對(duì)60倍時(shí)鐘分頻模塊進(jìn)行基于VHDL的設(shè)計(jì).</p><p>　　3.對(duì)自己所設(shè)計(jì)的60倍時(shí)鐘分頻模塊進(jìn)行仿真驗(yàn)證。</p><p><b>　　第二章 模塊設(shè)

3、計(jì)</b></p><p><b>　　2.1 模塊原理：</b></p><p>　　時(shí)鐘分頻就是用同一個(gè)時(shí)鐘信號(hào)通過(guò)一定的電路結(jié)構(gòu)轉(zhuǎn)變成不同頻率的時(shí)鐘信號(hào)。例如四分頻就是通過(guò)有分頻作用的電路結(jié)構(gòu)，在時(shí)鐘每觸發(fā)4個(gè)周期時(shí)，電路輸出1個(gè)周期信號(hào)。 比如用一個(gè)脈沖時(shí)鐘觸發(fā)一個(gè)計(jì)數(shù)器，計(jì)數(shù)器每計(jì)4個(gè)數(shù)就清零一次并輸出1個(gè)脈沖。那么這個(gè)電路就實(shí)現(xiàn)了四分頻功能。在

4、復(fù)雜數(shù)字邏輯電路設(shè)計(jì)中，經(jīng)常會(huì)用到多個(gè)不同的時(shí)鐘信號(hào)。分頻電路包括整數(shù)分頻和小數(shù)分頻，其中整數(shù)分頻又包括了奇分頻和偶分頻。對(duì)于偶數(shù) N 分頻，通 常是由模 N/2 計(jì)數(shù)器實(shí)現(xiàn)一個(gè)占空比為 1：1 的 N 分頻電路，分頻輸出信號(hào)模 N/2 自動(dòng)取反。對(duì)于奇數(shù) N 分頻，上述方法就 不適用了，而是由模 N 計(jì)數(shù)器實(shí)現(xiàn)非等占空比的奇數(shù) N 分頻，分頻輸出信號(hào)取得是模 N 計(jì)數(shù)中的某一位（不同 N 值范 圍會(huì)選不同位）。這種方法同樣適用于偶數(shù)

5、N 分頻，但占空比不總是 1：1，只有 2 的 n 次方的偶數(shù)（如 4、8、16 等）分頻 占空比才是 1 ：1 。這種方法對(duì)于奇數(shù)、偶數(shù)具有通用性。小數(shù)分頻通過(guò)精確的控制器來(lái)控制內(nèi)部分頻器進(jìn)行N分頻還是N＋1分頻，從而在平均意義上實(shí)現(xiàn)分頻系數(shù)為小數(shù)的分頻器占空比指的是在一串理想的脈沖周期</p><p><b>　　2.2 設(shè)計(jì)思路</b></p><p>　　時(shí)鐘

6、分頻電路中，偶分頻是最基本也是比較簡(jiǎn)單的分頻，本設(shè)計(jì)的分頻倍數(shù)就是60分頻，60分頻就是通過(guò)有分頻作用的電路結(jié)構(gòu)，在時(shí)鐘每觸發(fā)60個(gè)周期時(shí)，電路輸出1個(gè)周期信號(hào)。電路中定義一個(gè)計(jì)數(shù)器，這個(gè)計(jì)數(shù)器至少可以計(jì)60個(gè)數(shù)，計(jì)數(shù)器是VHDL設(shè)計(jì)中常用的設(shè)計(jì)，這在程序中很容易實(shí)現(xiàn)，可以定義一個(gè)count信號(hào)，每出現(xiàn)一個(gè)時(shí)鐘上升沿的時(shí)候計(jì)一個(gè)數(shù)，但計(jì)數(shù)器計(jì)數(shù)小于29的時(shí)候，時(shí)鐘的值保持為1，當(dāng)計(jì)數(shù)大于29小于59的時(shí)候，時(shí)鐘值翻轉(zhuǎn)為0.當(dāng)計(jì)數(shù)器計(jì)數(shù)到

7、達(dá)59次的時(shí)候?qū)τ?jì)數(shù)器進(jìn)行復(fù)位處理，從新開(kāi)始從0開(kāi)始計(jì)數(shù)，已到達(dá)反復(fù)計(jì)數(shù)的目的。</p><p>　　第三章 模塊設(shè)計(jì)實(shí)現(xiàn)</p><p>　　3.1 VHDL源程序的具體程序和說(shuō)明</p><p>　　時(shí)鐘60分頻的設(shè)計(jì)程序如下： </p><p>　　library IEEE; </p>

8、<p>　　use IEEE.STD_LOGIC_1164.ALL; </p><p>　　use IEEE.STD_LOGIC_ARITH.ALL;</p><p>　　use IEEE.STD_LOGIC_UNSIGNED.ALL;</p><p>　　---- Uncomment the following library declar

9、ation if instantiating</p><p>　　---- any Xilinx primitives in this code.</p><p>　　--library UNISIM;</p><p>　　--use UNISIM.VComponents.all;</p><p>　　entity clkdiv60 is

10、 </p><p>　　Port ( clk : in STD_LOGIC;</p><p>　　outclk : out STD_LOGIC); </p><p>　　end clkdiv60; </p><p>　　architecture Behav

11、ioral of clkdiv60 is </p><p>　　signal count : STD_LOGIC_VECTOR(5 downto 0):="000000";</p><p><b>　　begin</b></p><p>　　process(clk) </p><p>

12、<b>　　begin</b></p><p>　　if(clk'event and clk='1') </p><p>　　Then </p><p>　　if(count=59) </p><p>　　then

13、 count<="000000"; </p><p>　　else count<=count+1; </p><p>　　end if; </p><p>　　if (count<30) </p><p>　　then outclk

14、<='1';</p><p><b>　　else</b></p><p>　　outclk<='0';</p><p><b>　　end if;</b></p><p><b>　　end if;</b></p>&

15、lt;p>　　end process;</p><p>　　end Behavioral;</p><p><b>　　程序說(shuō)明：</b></p><p>　　第一部分：定義庫(kù)和數(shù)據(jù)包以及數(shù)據(jù)包所開(kāi)放的對(duì)象。</p><p>　　第二部分：實(shí)體部分,定義輸入端和輸出端口名，以及他們的數(shù)據(jù)類型</p>

16、<p>　　第三部分：結(jié)構(gòu)體，結(jié)構(gòu)體是描述程序功能的部分。首先定義一個(gè)signal信號(hào)，count計(jì)數(shù)器，計(jì)數(shù)器的主要功能是隨著時(shí)鐘上升沿的出現(xiàn)進(jìn)行計(jì)數(shù)。計(jì)數(shù)器是6位的，以滿足時(shí)鐘60分頻的需要。當(dāng)時(shí)鐘信號(hào)出現(xiàn)并且當(dāng)初始值為”1“的時(shí)候，程序開(kāi)始運(yùn)行。如下面的程序</p><p>　　if(clk'event and clk='1') </p><p&g

17、t;　　Then </p><p>　　if(count=59) </p><p>　　then count<="000000"; </p><p>　　else count<=count+1; </p>

18、<p>　　end if; </p><p>　　if (count<30) </p><p>　　then outclk<='1';</p><p><b>　　else</b></p><p>　　outclk<='0';

19、</p><p><b>　　end if;</b></p><p><b>　　end if;</b></p><p>　　首先對(duì)計(jì)數(shù)器的計(jì)數(shù)進(jìn)行判斷，判斷是否已經(jīng)計(jì)滿60次，當(dāng)計(jì)滿60次地時(shí)候，計(jì)數(shù)器就需要復(fù)位，重新開(kāi)始從零計(jì)數(shù)。當(dāng)沒(méi)有計(jì)到60次地時(shí)候，那么計(jì)數(shù)器需要隨著時(shí)鐘上升沿的出現(xiàn)逐加，如計(jì)數(shù)器計(jì)滿30次，則輸出

20、的時(shí)鐘值仍然保持為”1“，若計(jì)數(shù)器計(jì)數(shù)的次數(shù)大于30次，那么時(shí)鐘值需要翻轉(zhuǎn)為”0“.這樣一次計(jì)數(shù)下去</p><p>　　3.2 時(shí)鐘分頻程序文件的創(chuàng)建過(guò)程</p><p>　　第一步：建立新的工程項(xiàng)目，并將其命名為”clkdiv60“，如下圖所示</p><p>　　第二步：在新建的工程項(xiàng)目下建立VHDL module文件，如下圖所示</p><

21、;p>　　第三步：編譯源程序，如下圖所示</p><p>　　第四步：對(duì)程序進(jìn)行綜合測(cè)試，直到測(cè)試通過(guò)為止，操作方法如下圖</p><p>　　第四章 模塊仿真過(guò)程和結(jié)果分析</p><p><b>　　4.1 仿真過(guò)程</b></p><p>　　第一步：建立仿真波形文件，在"clkdiv60"

22、;下建立"VHDL test bench"。如下圖所示</p><p>　　第二步：點(diǎn)擊”design“窗口下的”simulation“，并且雙擊已建立的test bench 文件。</p><p>　　第三步：對(duì)test bench 文件進(jìn)行修改，定義時(shí)鐘頻率為100MHZ,點(diǎn)擊process窗口下的仿真按鈕進(jìn)行仿真。</p><p>　　第四

23、步：輸出仿真波形圖，如下所示</p><p><b>　　4.2 結(jié)果分析</b></p><p>　　觀察仿真波形圖，clk是輸入的時(shí)鐘信號(hào)波形，其輸入頻率是100MHZ,outclk是輸出的時(shí)鐘分頻波形圖，前30個(gè)時(shí)鐘上升沿出現(xiàn)的時(shí)候，輸出的波形上的值是“1”，當(dāng)出現(xiàn)第31個(gè)時(shí)鐘上升沿開(kāi)始，輸出的時(shí)鐘值為“0”，即將輸入時(shí)鐘的60個(gè)周期變頻成輸出時(shí)鐘的一個(gè)周期，設(shè)

24、計(jì)程序的功能達(dá)到了設(shè)計(jì)的要求。</p><p><b>　　結(jié)論總結(jié)</b></p><p><b>　　5.結(jié)論總結(jié)</b></p><p>　　時(shí)鐘分頻模塊是現(xiàn)代通信系統(tǒng)的重要模塊，通過(guò)對(duì)時(shí)鐘分頻原理的理解，分析，設(shè)計(jì)出時(shí)鐘60分頻的思路，并且應(yīng)用ISE軟件進(jìn)行程序設(shè)計(jì)。設(shè)計(jì)后對(duì)程序進(jìn)行測(cè)試，測(cè)試通過(guò)后應(yīng)用MODELS