eda課程設計---基于fpga的數(shù)字鐘設計

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文檔簡介

1、　　《EDA技術(shù)應用》　　課程設計報告　　基于FPGA的數(shù)字鐘設計　　專業(yè)：通信工程 　　班級：

2、 　　姓名： 　　指導教師： 　　2012.1.6　　目錄

3、;　　1．設計任務及要求1　　1.1設計任務1　　1.2設計要求1　　2.設計方案以及流程2　　2.1設計原理圖2<

4、;p>　　2.2工程流程圖2　　3.程序設計3　　3.1 秒鐘模塊3　　3.2分鐘模塊4　　3.3時鐘模塊6<p

5、>　　3.4分頻模塊7　　3.5數(shù)碼管控制模塊9　　3.6七段譯碼顯示模塊11　　3.7頂層模塊12　　4.硬件測試14　　4.1管腳的分

6、配14　　4.2調(diào)試15　　4.3實驗現(xiàn)象16　　5.總結(jié)16　　6.老師點評16　　參

7、考書目17　　基于FPGA的數(shù)字鐘的設計　　1．設計任務及要求　　1.1設計任務 　　設計并實現(xiàn)具有一定功能的數(shù)字鐘。包括清零、置數(shù)、計數(shù)、報時等功能。<

8、;/p>　　具有時、分、秒計數(shù)顯示功能，且以24小時循環(huán)計時。　　具有清零的功能，且能夠?qū)τ嫊r系統(tǒng)的小時、分鐘進行調(diào)整。　　具有整點報時功能。　　1.2設計要求　　（1

9、）采用VHDL語言編寫程序，并在QuartusII工具平臺中進行開發(fā)，下載到EDA實驗箱進行驗證。　?。?）編寫設計報告，要求包括方案選擇、程序清單、調(diào)試過程、測試結(jié)果及心得體會。　　2.設計方案以及流程　　本設計由振蕩器、分頻器、計數(shù)器、譯碼器顯示器和校時電路組成。振蕩器提供穩(wěn)定的6M脈沖信號,作為數(shù)字鐘的

10、時鐘,然后經(jīng)過分頻器分頻后輸出標準1HZ脈沖。中間變量計數(shù)十次后，生成秒信號，秒計數(shù)器滿60后向分計數(shù)器進位,分計數(shù)器滿60后向時鐘進位，時計數(shù)器滿24后全部清零。　　此次設計的多功能數(shù)字鐘主要有四部分組成：　　分頻器部分：主要產(chǎn)生6MHZ的CLK的輸入脈沖信號。 　　開關(guān)控制部分：主要實現(xiàn)數(shù)字鐘的復位。 <

11、;/p>　　EPM7064芯片部分：是整個數(shù)字鐘的核心部分。是程序?qū)懭胍约皩?入脈沖的接收與轉(zhuǎn)換控制。 　　數(shù)碼管顯示部分：6位數(shù)碼管動態(tài)（2000HZ）顯示時、分、秒。　　2.1設計原理圖：　　圖1.數(shù)字鐘原理圖 <

12、/p>　　2.2工程流程圖　　↓　　↓　　↓　　↓&l

13、t;/p>　　↓　　↓　　執(zhí)行　　↓　　圖2工程流程圖創(chuàng)建步驟<

14、;p>　　3.程序設計　　3.1 秒鐘模塊　　此模塊主要由輸入端口clk=1HZ的頻率源作為計數(shù)器的時鐘，當計數(shù)到59歸零并且時產(chǎn)生進位carry=1作為分鐘的時鐘源。　　miao_60的源代碼：<p&

15、gt;　　library ieee;　　use ieee.std_logic_1164.all;　　use ieee.std_logic_unsigned.all;　　use ieee.std_logic_arith.all;　　entity miao_60 is<

16、/p>　　port(clk :in std_logic; --輸入1HZ的頻率 　　rst :in std_logic; --rst 復位　　shi: out std_logic_vector(3 downto 0); --秒的十位、個位&l

17、t;/p>　　ge: out std_logic_vector(3 downto 0);　　carry :out std_logic ); --滿59s進位給分鐘作頻率　　end entity miao_60;　　architecture art1 of miao_60

18、 is　　signal tem1: std_logic_vector(3 downto 0); --定義與端口等寬的信號　　signal tem2: std_logic_vector(3 downto 0); --位矢量　　begin<p&g

19、t;　　process(clk,rst)　　begin　　if(rst='0' ) then　　tem1<="0000"; --復位時十、個位歸零　　tem2<="00

20、00";　　elsif clk'event and clk='1' then　　if tem1="1001" then --個位計到9時歸零　　tem1<="0000";　　if

21、 tem2="0101" then --十位到5時歸零　　tem2<="0000";　　carry<='1'; --給分鐘進位作為分鐘的時鐘頻率　　else

22、　　tem2<=tem2+1; carry<='0';　　end if;　　else　　tem1<=tem1+1;　　end

23、if;　　end if;　　shi<=tem2;ge<=tem1;　　end process;　　end art1;　　m

24、iao_60的時序仿真波形如圖所示：　　圖3miao_60的時序仿真波形圖　　3.2分鐘模塊　　此模塊主要由輸入端口clk=carry的頻率源作為計數(shù)器的時鐘，當計數(shù)到59歸零并且時產(chǎn)生進位carry=1作為時鐘的時鐘源。　　fen_

25、60的源代碼：　　library ieee;　　use ieee.std_logic_1164.all;　　use ieee.std_logic_unsigned.all;　　use ieee.std_logic_arith.all;<p&g

26、t;　　entity fen_60 is　　port(clk :in std_logic; --miao_60的進位carry作為時鐘源　　rst :in std_logic; -- --rst 復位　　shi: out std_logic_vector(3 downto 0);

27、　　ge: out std_logic_vector(3 downto 0); ——分鐘的十、個位　　carry :out std_logic );　　end entity fen_60;　　architecture art1 of fen_60 is</

28、p>　　signal tem1: std_logic_vector(3 downto 0); --定義與端口等寬的信號　　signal tem2: std_logic_vector(3 downto 0); --位矢量　　begin　　pr

29、ocess(clk,rst)　　begin　　if(rst='0' ) then　　tem1<="0000";　　tem2<="0000";

30、　　elsif clk'event and clk='1' then　　if tem1="1001" then --當個位計數(shù)到9時，向十位進位，并　　tem1<="0000"; --且個位歸零　　i

31、f tem2="0101" then 　　tem2<="0000";　　carry<='1';　　else　　tem2<=tem2+1;carry<

32、;='0';　　end if;　　else　　tem1<=tem1+1; end if;　　end if;<

33、;p>　　shi<=tem2;ge<=tem1;　　end process;　　end art1;　　fen_60的時序仿真波形如圖所示：　　圖4 .fen_60的時序仿真波形圖<p&g

34、t;　　3.3時鐘模塊　　此模塊主要由輸入端口clk=carry（分鐘）的頻率源作為計數(shù)器的時鐘，當計數(shù)到24歸零。　　hour_24源代碼：　　library ieee;　　use ieee.std_logic_1164.all;&

35、lt;/p>　　use ieee.std_logic_unsigned.all;　　use ieee.std_logic_arith.all;　　entity hour_24 is　　port(clk :in std_logic;　　rst :

36、in std_logic;　　shi: out std_logic_vector(3 downto 0);　　ge: out std_logic_vector(3 downto 0);　　carry :out std_logic );　　end entity hour_

37、24;　　architecture art3 of hour_24 is　　signal tem1: std_logic_vector(3 downto 0);　　signal tem2: std_logic_vector(3 downto 0);　　b

38、egin　　process(clk,rst)　　begin　　if(rst='0' ) then　　tem1<="0011"; --復位時時鐘2位顯示23</p&

39、gt;　　tem2<="0010";　　elsif clk'event and clk='1' then　　if (tem2="0010" and tem1="0011") then　　tem1<

40、;="0000";　　tem2<="0000";　　carry<='1';　　else 　　carry<='0';<

41、;p>　　if tem1="1001" then　　tem1<="0000";　　tem2<=tem2+1;　　else　　tem1<=tem1+1;

42、　　end if;　　end if;　　end if; 　　shi<=tem2;ge<=tem1;　　end process;</p

43、>　　end art3;　　hour_24的時序仿真波形如圖所示：　　圖5..hour_24的時序仿真波形圖　　3.4分頻模塊　　此模塊主要給秒鐘模塊提供1HZ的時鐘頻

44、率用來計時，同時分頻得到200HZ用來使6個數(shù)碼管動態(tài)顯示。當動態(tài)顯示的時鐘頻率大于20ZH時，由于人眼的錯覺感覺6個數(shù)碼管同時在顯示。　　fenpin_1HZd的源代碼：　　library ieee;　　use ieee.std_logic_1164.all;　　use

45、 ieee.std_logic_unsigned.all;　　use ieee.std_logic_arith.all;　　entity fenpin_1HZ is --對試驗箱提供的6MHZ的頻率分 　　port( clk1 : in std_logic;

46、--頻得到1HZ的頻率　　qout : out std_logic );　　end entity; --分頻常數(shù)=提供時鐘頻率/需要的時　　architecture art7 of fenpin_1HZ is --鐘頻率<p&

47、gt;　　constant counter: integer :=5999999; --分頻常數(shù)為6*10^6　　begin 　　process(clk1, rst)　　variable cnt:integer range 0 to counter;</

48、p>　　begin　　elsif clk1'event and clk1='1' then　　if cnt=counter then　　cnt:=0;<p&

49、gt;　　else　　cnt:=cnt+1;　　end if;　　case cnt is　　when 0 to counter/2=>qout<='0'; --使產(chǎn)

50、生的方波占空比　　when others =>qout<='1'; --等于50%　　end case;　　end if;　　end process;<

51、;/p>　　end art7;　　fenpin_1HZ的時序仿真波形如圖所示：　　圖6.fenpin_1HZ的時序仿真波形　　fenpin_2000HZ源代碼：　　library ieee;</p&g

52、t;　　use ieee.std_logic_1164.all;　　use ieee.std_logic_unsigned.all;　　use ieee.std_logic_arith.all;　　entity fenpin_2000HZ is --數(shù)碼管動

53、態(tài)顯示的2000HZ　　port( clk200 : in std_logic;　　qout : out std_logic);　　end entity;　　architecture art6 of fenpin_2000HZ is

54、;　　constant counter: integer :=2999; --分頻常數(shù)為20000　　begin 　　process(clk200, rst)　　variable cnt:integer range 0 to counter;

55、;　　begin　　elsif clk200'event and clk200='1' then　　if cnt=counter then cnt:=0;　　else cnt:=cnt+1;<

56、p>　　end if;　　case cnt is　　when 0 to counter/2=>qout<='0'; --產(chǎn)生均勻的方波　　when others =>qout<='1';

57、　　end case;　　end if;　　end process;　　end art6;　　fenpin_300HZ的時序仿真波形如圖所示

58、：　　圖7.fenpin_200HZ的時序仿真波形　　3.5數(shù)碼管控制模塊　　此模塊是實驗最關(guān)鍵的一個部分，主要的作用是對前面的時鐘、分鐘、秒鐘模塊的顯示，實驗箱對數(shù)碼的位選是通過74LS138譯碼器來實現(xiàn)的。（位選為低電平有效）　　wei_xuan源代碼：</p&

59、gt;　　library ieee;　　use ieee.std_logic_1164.all;　　use ieee.std_logic_unsigned.all;　　use ieee.std_logic_arith.all;　　entity wei

60、_xuan is　　port(clk: in std_logic;　　rst: in std_logic;　　se1: in std_logic_vector(3 downto 0); --第一個數(shù)碼管顯示的內(nèi)容　　se2: in std_logic_vector(3

61、 downto 0); ----第二個數(shù)碼管顯示的內(nèi)容　　se3: in std_logic_vector(3 downto 0); ----第三個數(shù)碼管顯示的內(nèi)容　　se4: in std_logic_vector(3 downto 0); -----第四個數(shù)碼管顯示的內(nèi)容　　se5: in std_lo

62、gic_vector(3 downto 0); ----第五個數(shù)碼管顯示的內(nèi)容　　se6: in std_logic_vector(3 downto 0); ----第六個數(shù)碼管顯示的內(nèi)容　　qout: out std_logic_vector(3 downto 0); --作為七段數(shù)碼管的輸入信號　　se

63、l: out std_logic_vector(2 downto 0) ); --接74ls138的輸入端　　end wei_xuan;　　architecture art4 of wei_xuan is　　begin　　proc

64、ess(clk,rst)　　variable cnt:integer range 0 to 5;　　begin　　if(rst='0') then 　　cnt:=0;</p&

65、gt;　　sel<="XXX"; --復位時位選、輸出信號（seg7）不確定　　qout<="XXXX";　　elsif clk'event and clk='1' then　　if cnt=5 then c

66、nt:=0;　　else cnt:=cnt+1;　　end if;　　case cnt is　　when 0=>qout<=se1; sel<="000"; --第一個數(shù)碼管的驅(qū)動信號<

67、;/p>　　when 1=>qout<=se2;sel<="001";　　when 2=>qout<=se3;sel<="010";　　when 3=>qout<=se4;sel<="011";

68、　　when 4=>qout<=se5;sel<="100";　　when 5=>qout<=se6;sel<="101";--第六個數(shù)碼管的驅(qū)動信號,羅列了case語句的所有可能，所以不需要when others、、、、、　　end case;

69、 　　end if;　　end process;　　end art4;　　wei_xuan的時序仿真波形如圖所示：　　圖8.wei_xuan的時序

70、仿真波形　　3.6七段譯碼顯示模塊　　此模塊是將位選的信號譯碼為十進數(shù)在數(shù)碼管上顯示，實驗箱為高電平點亮。　　seg7源代碼：　　library ieee;　　use ieee.std_log

71、ic_1164.all;　　use ieee.std_logic_unsigned.all;　　use ieee.std_logic_arith.all;　　entity seg7 is　　port(qin:in std_logic_vector(3 downto 0);

72、 --數(shù)碼管的輸入信號　　qout:out std_logic_vector（7 downto 0) ); --七段譯碼對應的編碼　　end seg7;　　architecture art5 of seg7 is

73、;　　begin 　　with qin select　　qout<="00000011" when "0000", -- 顯示0~9　　"10011111" when "0001",

74、;　　"00100101" when "0010",　　"00001101" when "0011",　　"10011001" when "0100",　　"01

75、001001" when "0101",　　"01000001" when "0110",　　"00011111" when "0111",　　"00000001" when &quo

76、t;1000",　　"00011001" when "1001",　　"XXXXXXXX" when others; --數(shù)碼管顯示不確定 　　end art5;<p

77、>　　seg7的時序仿真波形如圖所示：　　圖9.seg7的時序仿真波形　　3.7頂層模塊　　頂層模塊主要是把各個模塊通過映射連接起來，實現(xiàn)工程。其模塊用到了元件定義和例化語句，在這里當前設計實體相當于一個較大的電路系統(tǒng)，所定義的例化元件相當于一個要插在這個電路系統(tǒng)板上的

78、芯片，而當前設計實體中指定的端口則相當于這快電路板上準備接受此芯片的一個插座。　　library ieee;　　use ieee.std_logic_1164.all;　　use ieee.std_logic_unsigned.all;　　use ieee.std_log

79、ic_arith.all;　　entity shuzizhong is --頂層實體定義　　port( clk :in std_logic; --外界時鐘源　　rest :in std_logic; --復位、開關(guān)　　wei :ou

80、t std_logic_vector(2 downto 0); --數(shù)碼管位選　　duan :out std_logic_vector(7 downto 0) ); --數(shù)碼管譯碼　　end entity;　　architecture art of shuzizhong is&l

81、t;p>　　component miao_60 is --秒鐘模塊元件定義語句 　　port(clk :in std_logic;　　rst :in std_logic;　　shi: out std_logic_vector(3 downto 0);

82、　　ge: out std_logic_vector(3 downto 0);　　carry :out std_logic );　　end component miao_60; 　　component fen_60 is --分鐘模塊元件定義語句

83、　　port(clk :in std_logic;　　rst :in std_logic;　　shi: out std_logic_vector(3 downto 0);　　ge: out std_logic_vector(3 downto 0);　　c

84、arry :out std_logic );　　end component fen_60;　　component hour_24 is --小時模塊元件定義語句　　port(clk :in std_logic; 　　rst :in

85、std_logic;　　shi: out std_logic_vector(3 downto 0);　　ge: out std_logic_vector(3 downto 0);　　carry :out std_logic );　　end component hour

86、_24;　　component wei_xuan is ----位選模塊元件定義語句　　port(clk: in std_logic;　　rst: in std_logic;　　se1: in std_logic_vector(3 down

87、to 0);　　se2: in std_logic_vector(3 downto 0);　　se3: in std_logic_vector(3 downto 0); 　　se4: in std_logic_vector(3 downto 0);　　se5: in st

88、d_logic_vector(3 downto 0);　　se6: in std_logic_vector(3 downto 0);　　qout: out std_logic_vector(3 downto 0);　　sel: out std_logic_vector(2 downto 0) );</p&

89、gt;　　end component wei_xuan;　　component seg7 is --七段譯碼模塊元件定義語句　　port( qin:in std_logic_vector(3 downto 0);　　qout:out std_log

90、ic_vector(7 downto 0) );　　end component seg7;　　component fenpin_300HZ is --20000分頻模塊元件定義語句　　port( clk200 : in std_logic;　　rst :

91、 in std_logic;　　qout : out std_logic);　　end component fenpin_2000HZ;　　component fenpin_1HZ is -6*10^6分頻模塊元件定義語句　　port( clk1

92、 : in std_logic;　　rst : in std_logic;　　qout : out std_logic);　　end component fenpin_1HZ; 　　signal c1,c2,s0,s1,s2:std_logic; --原件例化語句&

93、lt;/p>　　signal q1,q2,q3,q4,q5,q6,s_eg: std_logic_vector(3 downto 0); --申明的中間信號 begin -- 用來連接不同的模塊　　u0: fenpin_2000HZ port map(clk

94、300=>clk,rst=>rest,qout=>s0);　　u1: fenpin_1HZ port map(clk1=>clk, rst=>rest,qout=>s1);　　u2: miao_60 port map(clk=>s1,rst=>rest,shi=>q1,g

95、e=>q2, carry=>c1 );　　u3: fen_60 port map(clk=>c1,rst=>rest,shi=>q3,ge=>q4, carry=>c2 );　　u4: hour_24 port map(clk=>c2,rst=>rest,shi=>q5,ge

96、=>q6);　　u5: wei_xuan port map(clk=>s0,rst=>rest,se1=>q5,se2=>q6, 　　se3=>q3,se4=>q4,se5=>q1,se6=>q2,qout=>s_eg,sel=>wei);

97、　　u6: seg7 port map(qin=>s_eg,qout=>duan );　　end art;　　shuzizhong的時序仿真波形如圖所示：　　圖10.shuzizhong時序仿真波形<

98、b>　　4.硬件測試　　4.1管腳的分配　　當vhdl源程序編譯沒有問題時，對程序做時序仿真、引腳分配、最后燒寫程序得到EP1K30TC144-3芯片中觀察硬件現(xiàn)象。　　圖11. 管腳的分配

99、　　4.2調(diào)試　　硬件現(xiàn)象：　　1、亮起六個數(shù)碼管（前面三個，后面三個中間的一個不亮）。　　2、分鐘、時鐘的位置錯亂。　　3、數(shù)碼管動態(tài)顯示和標準的時鐘顯示視覺效果不一樣，感覺就是一個徹底的計數(shù)器。</p&g

100、t;　　軟件修改：根據(jù)以上現(xiàn)象初步判斷只需修改U5：wei_xuan元件例化語句。修改前u5: wei_xuan port map(clk=>s0,rst=>rest,se1=>q5,se2=>q6, 　　se3=>q3,se4=>q4,se5=>q1,se6=>q2,　　qo

101、ut=>s_eg,sel=>wei);　　修改后u5: wei_xuan port map(clk=>s0,rst=>rest,se1=>q1,se2=>q2, 　　se3=>q3,se4=>q4,se5=>q5,se6=>q6,　　qout=&

102、gt;s_eg,sel=>wei)；　　修改后數(shù)碼管的顯示位置符合設計要求。數(shù)碼管的動態(tài)顯示效果不是很好主要是所需要的動態(tài)的頻率較低，后來我們用了300HZ的頻率與設計的要求一致。　　4.3實驗現(xiàn)象　　圖12.實驗現(xiàn)象圖</p

103、>　　5.總結(jié)　　這次課程設計，我組完成的是基于FPGA的數(shù)字時鐘的設計，期間我們遇到一些問題，通過查閱相關(guān)書籍、相互討論和老師熱心的指導，最終我們設計出了電路圖，又經(jīng)過上機仿真并且不斷的修改、完善設計。經(jīng)過這次設計我發(fā)現(xiàn)的問題，就是我們理論知識和實踐操作不能很好的結(jié)合、遇到到問題不能及時解決。只有認真做好課程設計才能夠提升一些實

104、踐能力。　　在設計之中我們首先要根據(jù)要求編寫ＶＨＤＬ源程序，并且編譯無錯誤，然后，要對實驗室提供的實驗箱相關(guān)的電路模塊要有所了解。比如，實驗箱上數(shù)碼管的位選是通過７４ｌｓ１３８譯碼器輸出低電平有效來選擇的，動態(tài)顯示則需要大于２０ＨＺ的頻率源。細節(jié)上比如數(shù)碼管的每段是高電平點亮，這里我們剛開始用的是低電平結(jié)果顯示的是亂碼修改后就得到正確的結(jié)果了。本次實驗就這里的問題較大，也是設計成功的關(guān)鍵。頂層模

105、塊的原理圖也很重要，因為原理圖出來后解決問題就比較容易了。　　6.老師點評　　參考書目：　　[1] 譚會生，張昌凡，《EDA技術(shù)及應用》，西安，西安電子科技大學出版社，2011年　　[2] 聶

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