vlsi設(shè)計(jì)導(dǎo)論

1、ASIC設(shè)計(jì)概述,Liuzhe,報(bào)告內(nèi)容介紹,報(bào)告分為三部分：第一部分：ASIC發(fā)展和國內(nèi)外情況介紹；第二部分：ASIC設(shè)計(jì)介紹；第三部分：ASIC設(shè)計(jì)的熱點(diǎn)和趨勢；,第一部分ASIC發(fā)展和國內(nèi)外情況介紹,1、集成電路工藝的發(fā)展的特點(diǎn)和規(guī)律；2、IC發(fā)展方向與我國IC的發(fā)展情況；,九十年代以來，集成電路工藝發(fā)展非常迅速，已從亞微米(0.5到1微米)進(jìn)入到深亞微米(小于0.5微米)，進(jìn)而進(jìn)入到超深亞微米(小于0.25微米)。其主

2、要特點(diǎn)：特征尺寸越來越小芯片尺寸越來越大 單片上的晶體管數(shù)越來越多 時(shí)鐘速度越來越快 電源電壓越來越低 布線層數(shù)越來越多 I/O引線越來越多,一、集成電路工藝的發(fā)展特點(diǎn)和規(guī)律,年份 1997 1999 2001 2003 2006 2009 2012最小線寬

3、 0.25 0.18 0.15 0.13 0.10 0.07 0.01 (μm）DRAM容量 256M 1G 1G~4G 4G 16G 64G 256G每片晶體管數(shù) 11

4、 21 40 76 200 520 1400 （M） 芯片尺寸 300 440 385 430 520 620 750(平方毫米） 頻率 (兆赫）

5、 750 1200 1400 1600 2000 2500 3000金屬化層層數(shù) 6 6-7 7 7 7-8 8-9 9最低供電電壓

6、1.8-2.5 1.5-1.8 1.2-1.5 1.2-1.5 0.9-1.2 0.6-0.9 0.5-0.6 （v） 最大晶圓直徑 200 300 300 300 300 450 450 （mm）,1、發(fā)展規(guī)劃代次的

7、指標(biāo),2、Moore’s Law and Future IC echnologies,Moore Law --- Min. transistor feature size decreases by 0.7X every three years --- True for at least 30 years! (first published in 1965)1997 National Technology Roadm

8、ap for Semiconductors,3、工藝特征尺寸,4、單個(gè)芯片上的晶體管數(shù),5、芯片面積,6、電源電壓,7、金屬布線層數(shù),8、時(shí)鐘頻率,1、集成電路發(fā)展的方向1）在發(fā)展微細(xì)加工技術(shù)的基礎(chǔ)上，開發(fā)超高速、超高集成度的電路。2）迅速、全面地利用已達(dá)到的或已成熟的工藝技術(shù)、設(shè)計(jì)技術(shù)、封裝技術(shù)、和測試技術(shù)等發(fā)展各種專用集成電路（ASIC）。,二、 IC發(fā)展方向與我國IC的發(fā)展情況,2、我國集成電路的發(fā)展現(xiàn)狀2002年中國信

9、息技術(shù)趨勢大會上專家指出的IC技術(shù)是IT領(lǐng)域熱點(diǎn)技術(shù)之一；IC是整個(gè)電子信息產(chǎn)業(yè)乃至國民經(jīng)濟(jì)的基礎(chǔ)。 目前我國的半導(dǎo)體集成電路生產(chǎn)分為三大類：IC設(shè)計(jì)公司（Fabless，無生產(chǎn)線 ）國內(nèi)半導(dǎo)體芯片廠家的主流產(chǎn)品是5至6英寸硅片，大約占總量的三分之二強(qiáng)。隨著上海華虹NEC公司8英寸生產(chǎn)線的投產(chǎn)，6至8英寸硅片的需求量將上升。芯片加工廠（Foundry）我國集成電路芯片制造業(yè)現(xiàn)己相對集中,主要分布在上海、北京、江蘇、浙江

10、等省市。 后工序（測試、封裝、設(shè)備）其中IC設(shè)計(jì)以人為主，腦力密集型，屬高回報(bào)產(chǎn)業(yè)。,3、我國集成電路生產(chǎn)能力方面： 93年生產(chǎn)的集成電路為1.78億塊，占世界總產(chǎn)量的0.4%，相當(dāng)于美國1969年的水平，日本1971年的水平。 96年為7.09億塊，而1996年國內(nèi)集成電路市場總用量為67.8億塊,國內(nèi)市場占有率僅為10％。 99年為23億塊,銷售額70多億元，國內(nèi)市場占有率不足20％，絕大

11、部分依靠進(jìn)口?！?2000年需求量為180億塊，預(yù)計(jì)可生產(chǎn)32億塊。 總之，我國集成電路產(chǎn)業(yè)的總體發(fā)展水平還很低，與國外相比大約落后15年。但是，目前已具備0.25微米芯片設(shè)計(jì)開發(fā)和0.18微米芯片規(guī)模生產(chǎn)能力，以“方舟”、“龍芯”為代表的高性能CPU芯片開發(fā)成功，標(biāo)志著我國已掌握產(chǎn)業(yè)發(fā)展的部分重大核心技術(shù)。,第二部分 ASIC設(shè)計(jì)介紹,－1、IC的分類；－2、設(shè)計(jì)流程和方法；－3、集成電路設(shè)計(jì)與EDA軟件

12、工具；,一、IC的分類：,按電路規(guī)模分：SSI、MSI、LSI、VLSI 按電路用途分：通用IC和專用IC（ASIC，Applications Specific Integrated Circuit) 按電路性能分：數(shù)字ASIC和模擬ASIC 按制造方法分：全定制ASIC（Full-custom ASIC ）、半定制ASIC（Semi-custom ASIC ）、可編程ASIC（Programmable ASIC）,二

13、、設(shè)計(jì)流程和方法一）設(shè)計(jì)流程簡要概括如下：1、系統(tǒng)規(guī)范化說明（System Specification）包括系統(tǒng)功能、性能、物理尺寸、設(shè)計(jì)模式、制造工藝、設(shè)計(jì)周期、設(shè)計(jì)費(fèi)用等等。2、功能設(shè)計(jì)（Function Design） 將系統(tǒng)功能的實(shí)現(xiàn)方案設(shè)計(jì)出來。通常是給出系統(tǒng)的時(shí)序圖及各子模塊之間的數(shù)據(jù)流圖。3、邏輯設(shè)計(jì)（Logic Design）這一步是將系統(tǒng)功能結(jié)構(gòu)化。通常以文本（Verilog HDL 或VHDL）、原理

14、圖、邏輯圖表示設(shè)計(jì)結(jié)果，有時(shí)也采用布爾表達(dá)式來表示設(shè)計(jì)結(jié)果。,4、電路設(shè)計(jì)（Circuit Design）電路設(shè)計(jì)是將邏輯設(shè)計(jì)表達(dá)式轉(zhuǎn)換成電路實(shí)現(xiàn)。 5、物理設(shè)計(jì)（Physical Design or Layout Design）物理設(shè)計(jì)或稱版圖設(shè)計(jì)是VLSI設(shè)計(jì)中最費(fèi)時(shí)的一步。它要將電路設(shè)計(jì)中的每一個(gè)元器件包括晶體管、電阻、電容、電感等以及它們之間的連線轉(zhuǎn)換成集成電路制造所需要的版圖信息。6、設(shè)計(jì)驗(yàn)證（Design Ver

15、ification）在版圖設(shè)計(jì)完成以后，非常重要的一步工作是版圖驗(yàn)證。主要包括：設(shè)計(jì)規(guī)則檢查（DRC）、版圖的電路提?。∟E）、電學(xué)規(guī)檢查（ERC）和寄生參數(shù)提取（PE）。整個(gè)流程如下圖所示：,二）設(shè)計(jì)方法1、VLSI設(shè)計(jì)的一般形式層次式設(shè)計(jì)是VLSI設(shè)計(jì)中最廣泛使用的方法，它可以簡化VLSI設(shè)計(jì)的復(fù)雜性。層次式設(shè)計(jì)方法分為自頂向下和自底向上兩種方法。 層次化設(shè)計(jì)分為三個(gè)域：行為域：系統(tǒng)的功能結(jié)構(gòu)域: 系統(tǒng)的邏

16、輯組成物理域：集體實(shí)現(xiàn)的幾何特性和物理特性2、IC層次式設(shè)計(jì)方法(自頂向下的設(shè)計(jì)方法例子) 系統(tǒng)級、功能級、寄存器傳輸級、門級、電路級、版圖級（物理級）。,3、 VLSI設(shè)計(jì)描述,4、計(jì)算機(jī)描述語言：由上表可見，對于不同的設(shè)計(jì)層次，都需要用計(jì)算機(jī)來進(jìn)行輔助設(shè)計(jì)。因此，需要有一套計(jì)算機(jī)能處理的語言來描述設(shè)計(jì)結(jié)果和設(shè)計(jì)要求。Verilog HDL 和 VHDL硬件描述語言；SPICE是一種用于電路分析的軟件工具

17、，它本身規(guī)定了一套電路描述方法；DEF/LEF及YAL都是專門用于布圖設(shè)計(jì)的電路描述語言；CIF是一種幾何描述語言，它用來描述物理版圖，該語言是工業(yè)界的標(biāo)準(zhǔn)格式，它與另外的兩種版圖描述語言GDS2、EDIF之間可以相互轉(zhuǎn)換。,三、集成電路設(shè)計(jì)與EDA軟件工具 集成電路產(chǎn)業(yè)是以市場、設(shè)計(jì)、制造、應(yīng)用為主要環(huán)節(jié)的系統(tǒng)工程。設(shè)計(jì)是連接市場和制造之間的橋梁，是集成電路產(chǎn)品開發(fā)的入口。成功的產(chǎn)品來源于成功的設(shè)計(jì)，成功的設(shè)計(jì)取決于

18、優(yōu)秀的設(shè)計(jì)工具。 信息產(chǎn)業(yè)市場中的EDA,,一） IC CAD 軟件工具發(fā)展過程第一代：在集成電路產(chǎn)業(yè)發(fā)展初期集成電路設(shè)計(jì)附屬于半導(dǎo)體工業(yè)加工。這樣的系統(tǒng)為IC設(shè)計(jì)師提供方便的版圖編輯、設(shè)計(jì)驗(yàn)證和數(shù)據(jù)轉(zhuǎn)換等功能。第二代：70年代末，80年代初為設(shè)計(jì)師提供了方便的原理圖編輯、仿真和物理版圖的布圖、驗(yàn)證功能。代表：以Applicon, Calma,

19、 CV為代表的版圖編輯+DRC；八十年代以Mentor, Daisy, Valid為代表的CAD系統(tǒng)，從原理圖輸入、模擬、分析、到自動布圖及驗(yàn)證第三代：90年代初包括有系統(tǒng)級的設(shè)計(jì)工具。以Cadence, Synopsys，Avanti等為代表的ESDA系統(tǒng)，包括有系統(tǒng)級的設(shè)計(jì)工具,第四代：目前正在緊鑼密鼓地進(jìn)行。由于集成電路的工藝水平已經(jīng)進(jìn)入深亞微米（<0.6微米），在0.8微米工藝以下，連線延遲已占總延遲的70％，因而

20、計(jì)算工作量要比微米及亞微米增大。設(shè)計(jì)工具改進(jìn)所增加的設(shè)計(jì)能力必須超過工藝增長速度，才能適應(yīng)工藝的快速發(fā)展。正在研制面向VDSM + System-On-a-Chip的新一代CAD系統(tǒng),二）總結(jié)1、設(shè)計(jì)和工藝的差距越來越大，如下圖所示,2、開發(fā)工具有利于縮短設(shè)計(jì)周期、提高設(shè)計(jì)正確性、降低設(shè)計(jì)成本、保證產(chǎn)品性能 3、目前著名的EDA公司：Cadence（后端），Mentor、Protel和OrCAD （PCB）、Synopsys(

21、綜合)，etc 4、EDA工具趨勢－功能集成和支持高層次描述：綜合、放置、布線等功能將集成為一體；同時(shí)，高層抽象描述語言越來越重要，“更高的抽象級語言”是較HDL語言更高層次的設(shè)計(jì)描述。而在高級語言的發(fā)展中，C/C++以及VHDL+成為EDA業(yè)界關(guān)心的新話題。,第三部分ASIC設(shè)的熱點(diǎn)和趨勢,1、SOC 設(shè)計(jì)；2、數(shù)字邏輯相模擬電路和數(shù)模混合電路；,一、SOC（System on Chip,片上系統(tǒng)）技術(shù)1、SOC技術(shù)的開發(fā)與

22、應(yīng)用,SOC的工作開始于20世紀(jì)90年代,雖然對SOC至今尚無非常明確的定義，但一般認(rèn)為，采用深亞微米（DSM）工藝技術(shù)，IP核的復(fù)用和軟硬件協(xié)同設(shè)計(jì)是SOC的三大技術(shù)特征。,2、SOC的產(chǎn)生和發(fā)展有三個(gè)方面的原因,首先是微電子加工技術(shù)的發(fā)展，已經(jīng)使得在單個(gè)芯片上制作電子系統(tǒng)所需要的幾乎所有元件有了可能。其次，幾十年來集成電路的設(shè)計(jì)能力的增長滯后于工藝技術(shù)的發(fā)展，在深亞微米（DSM）階段變的更加突出，因而SOC設(shè)計(jì)技術(shù)應(yīng)運(yùn)而生。第三

23、，電子系統(tǒng)發(fā)展的需要，利用SOC可以大大減少所使用的元件數(shù)量，提高產(chǎn)品性能，降低能耗，縮小體積，降低成本，或者說在相同的工藝技術(shù)條件下，可以實(shí)現(xiàn)更高的性能指標(biāo)。,按照1999年國際半導(dǎo)體技術(shù)發(fā)展指南(ITRS1999），目前組成SOC的模塊單元可以包括微處理器核，嵌入式SRAM、DRAM和FLASH單元以及某些特定的邏輯單元。 ITRS99認(rèn)為，開發(fā)SOC的根本目標(biāo)是提高性能和降低成本,另外，Soc開發(fā)的另一個(gè)

24、重要的考慮是他的可編程特性（通過軟件、fpga,flash或其他手段來實(shí)現(xiàn)）。,3、關(guān)于IP核的開發(fā)應(yīng)用,IP（Intellectual Property)核是SOC的建造基礎(chǔ)今天所稱的IP是指那些較高集成度并具有完整功能的單元模塊，如MPU、DSP、DRAM、FLASH等模塊. IP模塊的再利用，除了可以縮短SOC芯片的設(shè)計(jì)時(shí)間外，還能大大降低設(shè)計(jì)和制造的成本，提高可靠性。,IP核從技術(shù)層面上可分為軟核、固核、硬核三種 從

25、滿足SOC的設(shè)計(jì)要求來說，它必須有四個(gè)特征：1.必須是符合設(shè)計(jì)再利用的要求按嵌入式專門設(shè)計(jì)的。 2.必須是經(jīng)多次優(yōu)化設(shè)計(jì)，達(dá)到通常的“四最”（芯片面積最小，運(yùn)算速度最快，功耗最小，工藝容差最大）的目標(biāo)。 3.必須是允許多家公司在支付一定費(fèi)用后商業(yè)運(yùn)用的，而不是本公司內(nèi)部專用的。 4.必須符合IP標(biāo)準(zhǔn)。1996年9月，世界35個(gè)著名公司組成一個(gè)國際性企業(yè)聯(lián)合組織棗虛擬插座接口聯(lián)盟VSIA。,二、模擬IC與混合信號IC,數(shù)字、模擬電

26、路混合的混合信號（Mixed Signal）IC設(shè)計(jì)成為ASIC/SoC設(shè)計(jì)中最常出現(xiàn)的需求，尤其是通信領(lǐng)域混合信號IC設(shè)計(jì)方法也由原來的功能設(shè)計(jì)向功能組裝的方向發(fā)展。,1、模擬集成電路的生存空間,首先，數(shù)字技術(shù)是一種人工編碼技術(shù)，而自然界的監(jiān)測對象和控制對象，如聲、光、溫度……全是連續(xù)變化的“模擬量”。數(shù)字技術(shù)不可能直接監(jiān)測和直接控制。實(shí)現(xiàn)這一接口功能的正是模擬電路。其次，數(shù)字信號只能有線傳輸（利用雙絞線，同軸線，光纜等等）。采用射

27、頻載波的調(diào)制和解調(diào)，才能完成無線發(fā)射和接收。這又是非模擬電路不可的用場。再次，任何數(shù)字系統(tǒng)都必須有電源的控制和管理。在移動式數(shù)字系統(tǒng)中，電源控制和電源管理的問題更加突出。,2、模擬IC發(fā)展的兩大趨勢,嵌入式模擬IC和高性能模擬IC是當(dāng)前模擬IC發(fā)展的兩大趨勢 采用標(biāo)準(zhǔn)CMOS工藝設(shè)計(jì)制造A/D、D/A轉(zhuǎn)換器，RF電路等典型模擬電路和混合信號電路已經(jīng)成為業(yè)內(nèi)熱點(diǎn)。 采用CMOS工藝設(shè)計(jì)模擬IC的工作難度，高于設(shè)計(jì)數(shù)字IC。,謝謝各位