全局時(shí)鐘復(fù)位設(shè)計(jì)

1、根據(jù)特權(quán)和eBoy的設(shè)計(jì)，我加之以深化，歸納了3中我們會用到的復(fù)位與亞穩(wěn)態(tài)問題（1）沒有PLL（2）有一個PLL（3）多個PLL具體如下：（1）沒有PLLFileName:System_CtrlAuth:CrazyBingoVersion:QuartusII9.1Date:2010124Function:雙鎖相環(huán)系統(tǒng)異步復(fù)位Deion:moduleSystem_Ctrl0(inputclkFPAG輸入時(shí)鐘信號50MHzinputrst_

2、n系統(tǒng)復(fù)位信號，低有效outputsys_rst_n系統(tǒng)復(fù)位信號，低有效)regrst_nr1rst_nr2always@(posedgeclknegedgerst_n)beginif(!rst_n)rst_nr1=0elserst_nr1=1endwirepll_rstPLL復(fù)位信號，高有效regrst_r1rst_r2DFF觸發(fā)，穩(wěn)定信號always@(posedgeclknegedgerst_n)beginif(!rst_n)rs

3、t_r1=1b1elserst_r1=1b0endalways@(posedgeclknegedgerst_n)beginif(!rst_n)rst_r2=1b1elserst_r2=rst_r1endassignpll_rst=rst_r2系統(tǒng)復(fù)位信號產(chǎn)生，低有效異步復(fù)位，同步釋放等待兩個鎖相環(huán)都輸出穩(wěn)定的時(shí)候，系統(tǒng)釋放復(fù)位wirelockedPLL輸出有效標(biāo)志位，高表示PLL輸出有效wiresysrst_nr0=rst_n系統(tǒng)復(fù)位直

4、到PLL有效輸出regsysrst_nr1sysrst_nr2always@(posedgeclk_125negedgesysrst_nr0)beginif(!sysrst_nr0)beginsysrst_nr1=1b0sysrst_nr2=1b0endelsebeginsysrst_nr1=1b1sysrst_nr2=sysrst_nr1endendassignsys_rst_n=sysrst_nr2例化PLL1產(chǎn)生模塊PLL1PLL