基于多總線可重構處理器的L2Cache的設計與驗證.pdf

1、集成電路的迅速發(fā)展使得處理器和內存的訪問速度越來越快，內存的速度雖然也在增長，但是和處理器訪問速度相比還遠遠不及。正是由于處理器與存儲器訪問的速度之間存在較大差距的這個問題的嚴重性越來越大，所以，為了有效的解決這個問題，現(xiàn)代的設計中采用多級高速緩沖存儲器來平衡處理器和存儲器之間的訪問速度之差，解決這個不平衡性問題，因此本設計中的二級高速緩存器也誕生了。而且已經(jīng)變得越來越重要，成為影響計算機整體性能的關鍵因素。
　　本文主要是針對L

2、2Cache進行設計的，它是處于處理器和PLB仲裁器之間，這樣可以有效節(jié)省PLB訪問帶寬。L2控制器是通過DCR總線來完成寄存器的復位、讀寫操作以及對L2Cache各模塊參數(shù)配置。通過SRAM接口實現(xiàn)數(shù)據(jù)的存儲控制功能。當所有的模塊同時訪問L2Cache的時候，會定義一個優(yōu)先級發(fā)出優(yōu)先請求。對奇偶校驗主要運用Tag奇偶校驗方法，根據(jù)Tag有效位來確定要訪問的位置，并檢查是否命中。使用的替換方法是LRU算法。寫操作的時候如果處理器的寫操作

3、命中L2Cache，則數(shù)據(jù)將緩存到L2Cache中，如果沒有命中則不會進行緩存。在讀操作中當L2Cache命中的時候，PLB請求會在PLB仲裁器置有效之后一個周期內終止。當L2Cache的未命中的時候，在LRU算法和無效數(shù)據(jù)位的基礎上選擇一條Cache通路給處理器返回一個可Cache的請求，并且將數(shù)據(jù)寫入L2Cache的中。
　　在設計后需要進行驗證，其中使用的驗證方法是功能驗證方法。模塊級驗證是在Windows系統(tǒng)下使用ques