高速展頻時鐘發(fā)生器的研究與設(shè)計.pdf

1、隨著電子器件的工作速度越來越快，它們所引起的電磁干擾(EMI)的危害也越來越大。為了消除 EMI，人們采取了很多方法，例如時鐘信號采用低電壓的差分時鐘對，交錯排列高頻信號接口，版圖設(shè)計時采納特殊技術(shù)，以及應(yīng)用展頻時鐘技術(shù)。在這些方法中，展頻時鐘技術(shù)能夠消除更高次諧波的能量，從而能更有效地消弱 EMI。除此之外展頻時鐘還能減少系統(tǒng)成本、縮短產(chǎn)品面市時間，更滿足當前商業(yè)的需要。
　　本文完成設(shè)計了一款800MHz頻率，15dB的EMI

2、衰減的展頻鎖相環(huán)。輸出時鐘滿足了LPDDR3時序的要求。在matlab中搭建行為級模型，實現(xiàn)各個模塊的線性模型，完成整個系統(tǒng)的功能驗證。推導整個鎖相環(huán)的傳輸函數(shù)，明確帶寬、相位裕度等關(guān)鍵指標與電荷泵充放電流、振蕩器增益、濾波器參數(shù)等部件之間的關(guān)系。對鑒頻鑒相器的防死區(qū)脈沖的脈沖寬度進行優(yōu)化，從電源抑制入手改善了壓控振蕩器的相位噪聲表現(xiàn)，并深入分析了振蕩器增益的取值會帶來哪些影響，對其完善。針對展頻鎖相環(huán)環(huán)路帶寬較窄，正常工作時達成鎖定消

3、耗時間較多的特點，自行設(shè)計改良了快速鎖定模塊。設(shè)計的高速同步分頻器，對限制工作速度的關(guān)鍵邏輯節(jié)點重點設(shè)計，使分頻器能夠工作在1.04GHz左右的頻率，為鎖相環(huán)的正常工作留下30％的余量.
　　本文采用的工藝是90 nm高壓CMOS工藝，對鎖相環(huán)完成了在各種環(huán)境下的仿真，展頻和非展頻工作狀態(tài)都完成了驗證，鎖相環(huán)能夠正常輸出800MHz的，具有15dB的EMI衰減的時鐘信號，展頻情況下仿真得到cycle to cycle jitter