高速ADC時(shí)鐘發(fā)生器的設(shè)計(jì)與實(shí)現(xiàn).pdf

1、在高速ADC中，高精度的時(shí)鐘是整個(gè)芯片正常工作的保證，為了解決片外時(shí)鐘的噪聲、延時(shí)以及頻率單一等問(wèn)題，就需要在高速ADC中嵌入一個(gè)高精度的時(shí)鐘發(fā)生器，來(lái)滿足高速ADC對(duì)于時(shí)序的要求?；阪i相環(huán)的時(shí)鐘發(fā)生器是一個(gè)可產(chǎn)生當(dāng)今系統(tǒng)中所需的各種頻率的低成本高效率方案，能夠達(dá)到對(duì)于延遲和抖動(dòng)等重要參數(shù)的更嚴(yán)格要求，但隨著時(shí)鐘頻率的提高，鎖相環(huán)的設(shè)計(jì)難度不斷加大，而且功耗問(wèn)題也尤為突出，在高頻情況下更是如此。因此對(duì)于時(shí)鐘發(fā)生器來(lái)說(shuō)，提出新的設(shè)計(jì)方案

2、就很有實(shí)用價(jià)值。本課題就是針對(duì)這一問(wèn)題，綜合考慮延時(shí)、功耗、面積等各種重要因素，設(shè)計(jì)了一種適用于500M Hz pipleline ADC的時(shí)鐘發(fā)生器。
　　 本次設(shè)計(jì)采用TSMC0.18μm工藝實(shí)現(xiàn)，在延遲鎖相環(huán)的基礎(chǔ)上進(jìn)行了重新設(shè)計(jì)，降低了時(shí)鐘發(fā)生器的設(shè)計(jì)難度和功耗，設(shè)計(jì)主要分為三個(gè)模塊：時(shí)鐘緩沖電路、時(shí)鐘占空比調(diào)節(jié)電路和時(shí)鐘分頻電路。時(shí)鐘緩沖器采用差分Bicmos結(jié)構(gòu)實(shí)現(xiàn)，可以有效的對(duì)時(shí)鐘信號(hào)進(jìn)行放大，提高時(shí)鐘信號(hào)的驅(qū)動(dòng)能