電荷泵鎖相環(huán)時(shí)鐘發(fā)生器的噪聲分析與設(shè)計(jì).pdf

1、現(xiàn)代通信技術(shù)的高速發(fā)展使鎖相環(huán)(PLL)技術(shù)逐漸成為當(dāng)前模擬集成電路的核心技術(shù)之一，它被廣泛應(yīng)用于時(shí)鐘發(fā)生器、頻率合成器和時(shí)鐘恢復(fù)電路中。由于具有鎖定相位誤差小、頻率捕獲范圍大等優(yōu)點(diǎn)，電荷泵鎖相環(huán)(CPPLL)已成為鎖相環(huán)產(chǎn)品的主流，它能夠很容易地嵌入到系統(tǒng)級(jí)芯片(SOC)中，大幅提高了系統(tǒng)的整體性能。
　　 考慮到輸入?yún)⒖碱l率15MHz，額定輸出頻率120MHz的技術(shù)參數(shù)要求，且主要目的是為手持終端設(shè)備中的subLVDS接口提

2、供時(shí)鐘。本文采用自頂向下的方法設(shè)計(jì)了一種高性能電荷泵鎖相環(huán)時(shí)鐘發(fā)生器，并對(duì)其系統(tǒng)噪聲和抖動(dòng)噪聲特性進(jìn)行了詳細(xì)分析，首次系統(tǒng)地提出了一種CPPLL時(shí)鐘發(fā)生器低噪聲設(shè)計(jì)的解決方案。為了消除鑒頻鑒相器(PFD)的死區(qū)和電荷泵(CP)的非理想特性，本文還深入地分析了它們的根源和影響，并采用相應(yīng)的電路結(jié)構(gòu)進(jìn)行了改善。
　　 設(shè)計(jì)時(shí)首先采用MATLAB SIMULINK工具及硬件描述語(yǔ)言進(jìn)行了系統(tǒng)級(jí)和行為級(jí)仿真，優(yōu)化了環(huán)路參數(shù)，并以此為指導(dǎo)