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文檔簡介
1、現(xiàn)代通信技術的高速發(fā)展使鎖相環(huán)(PLL)技術逐漸成為當前模擬集成電路的核心技術之一，它被廣泛應用于時鐘發(fā)生器、頻率合成器和時鐘恢復電路中。由于具有鎖定相位誤差小、頻率捕獲范圍大等優(yōu)點，電荷泵鎖相環(huán)(CPPLL)已成為鎖相環(huán)產(chǎn)品的主流，它能夠很容易地嵌入到系統(tǒng)級芯片(SOC)中，大幅提高了系統(tǒng)的整體性能。
考慮到輸入?yún)⒖碱l率15MHz，額定輸出頻率120MHz的技術參數(shù)要求，且主要目的是為手持終端設備中的subLVDS接口提
2、供時鐘。本文采用自頂向下的方法設計了一種高性能電荷泵鎖相環(huán)時鐘發(fā)生器，并對其系統(tǒng)噪聲和抖動噪聲特性進行了詳細分析，首次系統(tǒng)地提出了一種CPPLL時鐘發(fā)生器低噪聲設計的解決方案。為了消除鑒頻鑒相器(PFD)的死區(qū)和電荷泵(CP)的非理想特性，本文還深入地分析了它們的根源和影響，并采用相應的電路結(jié)構(gòu)進行了改善。
設計時首先采用MATLAB SIMULINK工具及硬件描述語言進行了系統(tǒng)級和行為級仿真，優(yōu)化了環(huán)路參數(shù)，并以此為指導
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