面向雷達應用的粗粒度可重構處理器中數據緩存結構設計.pdf

1、可重構處理器兼具高性能和靈活性，特別適合于實現雷達信號處理等并行性高、數據量大的計算密集型應用。然而，為了滿足雷達應用日益增長的高性能要求，粗粒度可重構處理器中的計算資源成倍增加?？芍貥嬏幚砥鞯牟⑿杏嬎阗Y源在進行運算時，需要同時從片上存儲中讀取數據，會頻繁地出現訪存沖突現象，而訪存沖突會導致片上數據訪存時間變長、訪存性能低，從而影響可重構處理器的工作性能。因此，設計合理的片上數據緩存結構以及高效的片上數據緩存管理機制對于提高可重構處理器

2、的工作性能具有非常重要的作用。
　　本文從雷達核心算子的訪存特性入手，針對面向雷達核心算子的粗粒度可重構處理器中數據訪存沖突造成的問題，設計了片上層次化的緩存結構，并提出了一種基于多存儲體的線性步長可變的數據緩存管理機制。(1)本文分析了雷達核心算子的數據訪存過程，總結了雷達核心算子數據訪存的兩大特性:數據訪問并行性和一維規(guī)整跳步性。(2)從兩方面著手對片上數據緩存管理機制進行了設計與優(yōu)化:硬件結構方面，通過在可重構處理器中的各個

3、計算陣列間設置多個存儲單元形成共享的存儲體簇，并通過理論分析和C模型仿真，對存儲體數目進行了評估;管理機制方面，建立了計算陣列與各個存儲體之間可配置的邏輯映射關系，降低了多個計算陣列并行工作時產生的訪存沖突，提高了計算陣列的數據吞吐率，從而提高了可重構處理器的數據訪存性能。
　　本文電路實現采用SMIC40nm工藝，電路運行主頻為500MHz。實驗結果表明，基于本文設計的片上層次化緩存結構以及數據緩存管理機制，片上數據緩存單元大小