可重構(gòu)計(jì)算部件數(shù)據(jù)耦合器的體系結(jié)構(gòu)設(shè)計(jì).pdf

1、堂翌奎蘭塑主蘭垡塑——～里重塑鹽蔓型堡墼塑塑魚矍塑堡墨笪塑堡生摘要基于片上系統(tǒng)(SoC)用硬件實(shí)現(xiàn)并行化計(jì)算是實(shí)現(xiàn)高性能處理器，尤其是嵌入式處理器的很好方法。但較之指令驅(qū)動(dòng)處理器，完全硬件實(shí)現(xiàn)在提藏計(jì)算性能的同時(shí)也帶走了應(yīng)用的靈活性?？芍貥?gòu)計(jì)算G《)體系結(jié)構(gòu)彌補(bǔ)了這個(gè)缺點(diǎn)，它通過對(duì)結(jié)構(gòu)固定的計(jì)算硬件進(jìn)行配置完成特定的計(jì)算任務(wù)。RC體系結(jié)構(gòu)有細(xì)粒度和粗粒度之分，細(xì)粒度結(jié)構(gòu)的外圍處理能力普遍比較弱，粗粒度結(jié)構(gòu)的邏輯運(yùn)算效率低。對(duì)此，貓乞f]

2、提出了一種新型可重構(gòu)計(jì)算體系結(jié)構(gòu)。采用該結(jié)構(gòu)的可重構(gòu)計(jì)算部件RCU作為SoC的一個(gè)IP，主要面向密碼和數(shù)字信號(hào)處理等領(lǐng)域的計(jì)算。其中可重構(gòu)計(jì)算單元陣列RCA完成高強(qiáng)度計(jì)算任務(wù)，數(shù)據(jù)耦合器DS作為其外圍局部控制器，用數(shù)據(jù)流控制RCA工作它受控于RCU數(shù)據(jù)計(jì)算控制器DCC。DS的控制功能包括對(duì)RCA計(jì)算數(shù)據(jù)的存儲(chǔ)、尋址與對(duì)外通信。分布式設(shè)計(jì)使DS成為存儲(chǔ)RCA計(jì)算數(shù)據(jù)的最佳地點(diǎn)。并在縮短存姥器物理訪闖路徑的同時(shí)也帶來了訪問的高帶寬，人火緩解

3、了傳統(tǒng)計(jì)算系統(tǒng)中存儲(chǔ)器訪問瓶頸問題。相鄰的地址生成器不僅便于計(jì)算數(shù)據(jù)的I／0控制，還高效支持常用運(yùn)算所需數(shù)據(jù)尋址模式。采用基于參數(shù)化視頻尋址模型的地址生成器在具備高性能的同時(shí)也為RCA的應(yīng)用擴(kuò)展提供了余連。結(jié)合專用端口的DS設(shè)計(jì)饅異步工作的RCA能有效與同步工作的外圍器件進(jìn)行數(shù)據(jù)通信。在設(shè)計(jì)思想上，DS的設(shè)計(jì)注重標(biāo)準(zhǔn)化、模塊化方法，從概念和結(jié)構(gòu)上提供了很好的獨(dú)立性、通用性和可擴(kuò)充性。對(duì)Ds設(shè)計(jì)的Verilog行為級(jí)描述進(jìn)行驗(yàn)證證明了DS

4、設(shè)計(jì)的正確性。DS的設(shè)計(jì)體現(xiàn)了運(yùn)算性能與結(jié)構(gòu)通用性綜合考慮的設(shè)計(jì)原則。DS的設(shè)計(jì)為RCA高速計(jì)算提供了有效支持，井將高速計(jì)算的RCA和外圍同步控制器件有機(jī)結(jié)合起來，達(dá)到了設(shè)計(jì)目標(biāo)。關(guān)鍵詞：可重構(gòu)計(jì)算，體系結(jié)構(gòu)數(shù)據(jù)耦合，尋址模式，異步一同步數(shù)據(jù)通信堂堅(jiān)丕堂堡主堂墮墼——一一旦重塑：!簦塑壁墊塑塑壘壁塑堡墨箜塑絲生1可重構(gòu)計(jì)算與體系結(jié)構(gòu)在社會(huì)信息化發(fā)展的要求下處理器特別是微處理器的應(yīng)用越來越r’闊。從高端科學(xué)計(jì)算到低端Ic卡，從工業(yè)控制到日

5、常生活，無處不見處理芯片的身影。這種應(yīng)用促使處理器技術(shù)向高性能、小體積、低功耗的方向發(fā)展。在這種進(jìn)展中，處理器的制造工藝起了巨大作用。作為集成電路產(chǎn)業(yè)的基礎(chǔ)，半導(dǎo)體工藝的最小特征尺寸已由亞微米向深亞微米、納米級(jí)發(fā)展。這使得芯片集成度極大提高，體積大大減小，價(jià)格也隨之下降。在這種集成度持續(xù)提高的過程中，產(chǎn)生了片上系統(tǒng)(SystemonaChip，SoC)技術(shù)，它將一個(gè)較為完整的計(jì)算系統(tǒng)合成在一個(gè)芯片上，在減少設(shè)備間通信時(shí)間的同時(shí)也大大減小

6、了系統(tǒng)的體積。另外在計(jì)算技術(shù)方面，計(jì)算體系結(jié)構(gòu)不斷采用諸多新投術(shù)，如超線程和多核技術(shù)將計(jì)算J作并行化。提高時(shí)鐘頻率加快處理速度，64位字長操作將處理的容量提高，增大CACHE容量以減少對(duì)低速存儲(chǔ)設(shè)備的訪闖。但和硬件的發(fā)展速度相比。計(jì)算技術(shù)的發(fā)展速度卻顯撂落后(如圖l所示)IlJ：微處理器和數(shù)字信號(hào)處理器(曲線2)的性能增長遠(yuǎn)低于Moore定律體現(xiàn)出的硬件性能增長(曲線】)，另外根據(jù)Shannon定律(曲線3)，對(duì)計(jì)算的需求增長速度又比M

7、oore曲線增長速度要更高，要消除這種增速的差距，計(jì)算性能釣挖掘顯得更為重要。圖1計(jì)算技術(shù)與硬件技術(shù)性能增長比較‘分析F來處理器洼能提高的拔術(shù)方向集中在以F兒個(gè)方面；●計(jì)算并行化。并行計(jì)算的方法有處理器內(nèi)部指令流水(Pipeline)、指令級(jí)并行fInstruction—LevelParallelism。ILP)、線程級(jí)井g了=(Thread—LevelParallelism，TLP)II多處理器(MultiProcessors)體系結(jié)

8、構(gòu)等。流水、ILP和TLP通過軟件或硬件方法，靜態(tài)或動(dòng)態(tài)地利用單處理器的內(nèi)部計(jì)算潛力。經(jīng)過十幾年的研究，這些方法已充分運(yùn)用在了當(dāng)今的處理器中。在處理器內(nèi)資源得到深入開發(fā)的同時(shí)，對(duì)多個(gè)處理器資源通過互連通道協(xié)同工作的研究也在開展。隨著在軟件方面取得穩(wěn)步進(jìn)展，并行多處理器結(jié)構(gòu)正逐漸得以廣泛使用，尤其是在服務(wù)器和嵌入式系統(tǒng)市場上“’。計(jì)算埂件化，一般請(qǐng)況F，入部分任務(wù)都是可以單獨(dú)通過軟件或硬件來實(shí)現(xiàn)鏹u軟件方法是使用通用硬件(如CPU)以指令