DAC的校準(zhǔn)技術(shù)及實(shí)現(xiàn).pdf

1、數(shù)模轉(zhuǎn)換器(Digital-to-analog Converter, DAC)作為數(shù)字系統(tǒng)與模擬世界不可缺少的接口之一，是現(xiàn)代通信系統(tǒng)和片上系統(tǒng)的重要組成部分。電流舵數(shù)模轉(zhuǎn)換器（Current-steering DAC）由于工作速度快且能夠直接驅(qū)動(dòng)阻性負(fù)載，被廣泛應(yīng)用于高速高精度系統(tǒng)中，例如任意波形發(fā)生器、通信發(fā)射機(jī)和直接數(shù)字頻率合成器等。
　　隨著數(shù)字信號(hào)處理(Digital Signal Processing，DSP)技術(shù)和互

2、補(bǔ)金屬氧化物半導(dǎo)體（Complementary Metal Oxide Semiconductor，CMOS）技術(shù)的快速發(fā)展，DAC的動(dòng)態(tài)性能和信號(hào)帶寬已經(jīng)成為限制系統(tǒng)性能的因素之一。因此，本論文針對電流舵結(jié)構(gòu)DAC，梳理了影響無雜散動(dòng)態(tài)范圍(Spurious-free Dynamic Range，SFDR)的諸多因素及機(jī)理，總結(jié)了前人針對這些限制因素所提出的相關(guān)技術(shù)，為DAC的設(shè)計(jì)提供了一個(gè)較為全面的參考。此外，本論文針對電流源失配這

3、一限制因素，提出了一種優(yōu)化的數(shù)字后臺(tái)校準(zhǔn)(Digital Background Calibration)技術(shù)。該技術(shù)能夠在保證電流源匹配性能的前提下，減小DAC面積，從而減小寄生電容和梯度誤差，提升動(dòng)態(tài)性能。同時(shí)，優(yōu)化的校準(zhǔn)結(jié)構(gòu)使校準(zhǔn)過程和正常轉(zhuǎn)換過程可以同時(shí)進(jìn)行，保證了數(shù)據(jù)轉(zhuǎn)換的連續(xù)性。
　　為驗(yàn)證所提出的數(shù)字后臺(tái)校準(zhǔn)技術(shù)，本論文基于0.13μm CMOS工藝設(shè)計(jì)并流片了一款14 bit500 MS/s DAC，芯片有效面積僅為

4、0.69 mm2，整體面積為3.1 mm2，數(shù)字和模擬模塊分別采用1.2 V和3.3 V電壓供電。實(shí)測結(jié)果顯示，微分非線性（Differential Nonlinearity，DNL）和積分非線性（Integral Nonlinearity，INL）分別為0.4 LSB(Least Significant Bit)和1.2 LSB，靜態(tài)精度達(dá)到14 bit。在采樣率500 MS/s時(shí)，校準(zhǔn)前SFDR在5.4 MHz和224 MHz輸入信