FPGA布線技術(shù)的研究.pdf

1、FPGA(Field Programmable Gate Array)，即現(xiàn)場可編程門陣列，作為專用集成電路領(lǐng)域中的一種半定制電路出現(xiàn)，具有設(shè)計成本低、上市時間快、設(shè)計靈活便于修改、生命周期長等優(yōu)點，是數(shù)字電路設(shè)計領(lǐng)域中的一種最普遍的應(yīng)用。布局布線是FPGA設(shè)計開發(fā)流程中的兩個重要任務(wù):布局，是將工藝映射模塊劃分后得到的子電路分配到可編程IP核的具體邏輯單元中;布線，是給這些放置好的邏輯單元進(jìn)行相互之間的連線。
　　雖然市場上很多

2、CAD工具可以完成FPGA的布局，全局布線和全局兼詳細(xì)布線，但是不同工具實現(xiàn)起來存在差異。這些布局布線工具大多都是在VPack算法、模擬退火算法、A*算法、Dijkstra算法、迷宮布線算法以及路徑搜索算法的基礎(chǔ)上實現(xiàn)并改進(jìn)的。為了加速FPGA的開發(fā)應(yīng)用，提升FPGA芯片的功能，研究并提高FPGA布局布線工具的質(zhì)量具有很重要的意義。
　　本文以FPGA作為研究對象，論述了FPGA的研究意義及國內(nèi)外現(xiàn)狀;深入分析了FPGA的基本結(jié)構(gòu)

3、;對FPGA的打包技術(shù)，布局技術(shù)以及FPGA的布線技術(shù)進(jìn)行了深入的研究工作。本文對VPR工具中的關(guān)鍵算法進(jìn)行了三方面的改進(jìn):一是在VPack原有算法基礎(chǔ)上進(jìn)行了改進(jìn)，VPack中的BLE吸引函數(shù)的關(guān)鍵度部分加入兩項淘汰因子后，布局布線的總速度高了0.04746％左右，總延時降低了0.02％。二是對VPR中布通率驅(qū)動布線器進(jìn)行了研究并改進(jìn):(1)使用Elmore模型替代線性模型來優(yōu)化延時;(2)將原有布線中的固定基本成本函數(shù)改為動態(tài)基本成