基于環(huán)形振蕩器的鎖相環(huán)相位噪聲研究.pdf

1、鎖相環(huán)(PLL)能夠輸出一個(gè)精準(zhǔn)的時(shí)鐘信號(hào)，這個(gè)時(shí)鐘信號(hào)的頻率是參考信號(hào)頻率的N倍，其頻率可高達(dá)GHz。因此，鎖相環(huán)已被廣泛應(yīng)用于通信系統(tǒng)的時(shí)鐘和數(shù)據(jù)恢復(fù)電路，微處理器的時(shí)鐘產(chǎn)生電路，以及無線應(yīng)用中的頻率合成等方面。有許多指標(biāo)來衡量鎖相環(huán)的性能，但最重要的指標(biāo)是相位噪聲。影響相位噪聲的因素具有不同的性質(zhì)，這些影響因素主要包括熱噪聲，閃爍噪聲，散粒噪聲，基準(zhǔn)噪聲，襯底噪聲和電源噪聲。然而很難找到一種通用的方法來包含各種影響因素，以獲得PL

2、L系統(tǒng)的總相位噪聲。傳統(tǒng)的相位噪聲計(jì)算方法沒有考慮所提到的影響因素，只能作一定程度的參考；一些采用復(fù)雜模型的方法獲得的總相位噪聲，其結(jié)果并不能較好地對(duì)應(yīng)實(shí)際電路；其他的方法利用頻譜圖或時(shí)域抖動(dòng)圖的方式來計(jì)算相位噪聲。然而，這些方法均不能準(zhǔn)確地計(jì)算相位噪聲。
　　為了解決上述問題，本文提出了一種簡(jiǎn)單的方法來準(zhǔn)確地計(jì)算各影響因素引起的相位噪聲，獲得比較實(shí)用的PLL電路的總相位噪聲。該方法使用特殊的疊加理論，統(tǒng)一各影響因素在一個(gè)實(shí)際的P

3、LL電路中的相位噪聲傳遞函數(shù)，能夠通過傳遞函數(shù)的計(jì)算得到鎖相環(huán)的總相位噪聲以及用圖形方式來呈現(xiàn)各傳遞函數(shù)。對(duì)于PLL集成電路設(shè)計(jì)者來說，本文提出的計(jì)算方法對(duì)考慮各因素對(duì)相位噪聲的影響及設(shè)計(jì)高性能的PLL電路具有很高的參考價(jià)值。
　　為了驗(yàn)證提出的計(jì)算公式的有效性，用標(biāo)準(zhǔn)的CMOS0.25μm工藝設(shè)計(jì)了輸出時(shí)鐘為48MHz的電荷泵鎖相環(huán)。仿真結(jié)果表明，實(shí)現(xiàn)了帶內(nèi)的相位噪聲低于-88.6dBc/Hz，帶外的相位噪聲為-108.4dBc