CMOS憶阻器混合邏輯門及其在數(shù)字電路設(shè)計中的應(yīng)用.pdf

1、憶阻器具有面積小、功耗低、可擴展性強等優(yōu)點，其開關(guān)特性又使其具有邏輯功能;CMOS具有高可靠性、易控制性、便于工業(yè)大規(guī)模生產(chǎn)等優(yōu)點。憶阻器和CMOS具有良好的兼容性，結(jié)合二者優(yōu)勢的CMOS憶阻器混合設(shè)計，在存儲、邏輯運算和神經(jīng)網(wǎng)絡(luò)等方面具有非常廣闊的應(yīng)用前景，將為突破微電子發(fā)展瓶頸注入新的活力。
　　為豐富憶阻器邏輯設(shè)計功能，并進一步降低集成電路的面積，本文提出CMOS憶阻器混合邏輯門設(shè)計，這些新型邏輯門具有面積小、結(jié)構(gòu)簡單、能夠

2、級聯(lián)等優(yōu)點。將此類新型邏輯門應(yīng)用于數(shù)字電路設(shè)計過程中，驗證了設(shè)計的有效性。
　　首先，本文設(shè)計實現(xiàn)了多輸入與門、與非門、或門、或非門等新型基本邏輯門。新型結(jié)構(gòu)中，MOS管的使用數(shù)量顯著減小。本文分析出在多輸入基本邏輯門中，憶阻器的阻態(tài)切換存在極限情況，并以此計算出憶阻器正確切換所須滿足的條件，為使用憶阻器設(shè)計邏輯門提供了有效的設(shè)計參考。在此基礎(chǔ)上，本文給出了邏輯門輸入端口數(shù)目的設(shè)計約束條件:受輸入電壓、憶阻器的屬性參數(shù)共同限制。在

3、LTspice軟件平臺上進行了仿真驗證，實驗結(jié)果證明新型邏輯門功能正確。
　　其次，本文設(shè)計實現(xiàn)了同或、異或、與或非(AOI)系列、或與非(OAI)系列等新型復(fù)合邏輯門。本文通過實驗和推理，歸納出了新型復(fù)合邏輯門的設(shè)計準則，為憶阻器用于設(shè)計復(fù)合邏輯門提供了合理的遵循條件。設(shè)計過程中優(yōu)化了設(shè)計結(jié)構(gòu)，充分發(fā)掘憶阻器的邏輯功能，使得結(jié)構(gòu)中MOS管的使用數(shù)量減少顯著。同時精心設(shè)計仿真實驗，使仿真結(jié)果更清晰簡潔，并更具有針對性，實驗結(jié)果驗證

4、了新型復(fù)合邏輯門具有正確的邏輯功能，并且各項性能良好。
　　然后，將新型邏輯門的面積參數(shù)添加到開源的45nm標(biāo)準工藝庫中，使用Design Compiler(DC)工具進行邏輯綜合，進而來評估新型邏輯門在減小組合邏輯電路面積方面的潛力。針對ISCAS85和ISCAS89全掃描版中較大的電路，邏輯綜合結(jié)果顯示，相比于使用傳統(tǒng)的CMOS設(shè)計，使用新型邏輯門能夠顯著減小電路的面積，平均減小了28.97％。
　　最后，本文使用CMO