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文檔簡介
1、基于3D-IC技術(shù)實(shí)現(xiàn)的3D SRAM,其電路中使用了大量的硅通孔TSV。目前TSV制造工藝尚未成熟,使得TSV容易出現(xiàn)開路或短路故障,從而給3D SRAM的測試帶來新的挑戰(zhàn)。一方面,現(xiàn)有的2D MBIST測試方式能夠探測到3D SRAM中存在的故障,但并不能判定是TSV故障還是存儲(chǔ)器本身故障;另一方面,TSV專用測試電路雖然能夠探測出TSV的故障,但需要特定的測試電路來實(shí)現(xiàn),這就增加了額外的面積開銷,同時(shí)加大了電路設(shè)計(jì)復(fù)雜度?;诖耍?/p>
2、本文提出了一種使用測試算法來探測TSV開路故障的方法,在不使用TSV專用測試電路且不增加額外面積開銷的情況下解決3D SRAM中TSV的開路故障檢測問題。本文的主要工作包括:
1、建立3D SRAM電路模型。對現(xiàn)有的3D SRAM架構(gòu)進(jìn)行了分析與總結(jié),并針對將存儲(chǔ)陣列分很多小塊,在垂直方向上進(jìn)行堆疊的結(jié)構(gòu),建立了3D SRAM電路模型,其中TSV充當(dāng)字線和位線,存儲(chǔ)陣列層通過TSV與底部邏輯層互連。
2、TSV開路引
3、起的存儲(chǔ)器失效率分析。首先根據(jù)TSV的制備工藝、特性以及故障機(jī)理建立了TSV開路故障耦合效應(yīng)電學(xué)模型。然后,在不同的工藝及不同的應(yīng)力條件下對該模型用Hspice進(jìn)行蒙特卡羅統(tǒng)計(jì)分析來評(píng)估TSV開路故障引起的存儲(chǔ)器失效率。結(jié)果表明當(dāng)TSV存在開路故障時(shí),會(huì)導(dǎo)致電路出現(xiàn)故障,從而導(dǎo)致讀寫錯(cuò)誤;當(dāng)同時(shí)考慮PVT對電路的影響時(shí),電路出現(xiàn)故障的概率變得更大,結(jié)果顯示存儲(chǔ)器出現(xiàn)功能故障的失效率最大能達(dá)到100%。
3、TSV開路功能故障模
4、型提取。首先在存儲(chǔ)器不同的操作類型下通過Hspice進(jìn)行模擬實(shí)驗(yàn),得到字線和位線TSV存在開路故障時(shí)存儲(chǔ)器所對應(yīng)的故障行為。然后根據(jù)故障行為以及現(xiàn)有的存儲(chǔ)器功能故障模型特點(diǎn),將這些故障行為映射為存儲(chǔ)器的功能故障模型,共得到六種不同的功能故障模型。利用這些功能故障模型,便可以得到相應(yīng)的March測試序列,可以在不增加額外測試電路的情況下,為有效測試和解決這種TSV開路故障提供基礎(chǔ)。
4、提出了一種新的測試算法——TSV開路測試算
5、法。本文基于故障原語以及現(xiàn)有的2D Memory測試算法,通過理論分析,得到上述六種對應(yīng)功能故障模型的最簡March測試序列。然后以最簡March元素為基礎(chǔ)將所有的測試序列進(jìn)行算法合并優(yōu)化,推導(dǎo)出能夠探測TSV開路故障的專用測試算法,用于覆蓋這些TSV開路特有的功能故障。經(jīng)合并優(yōu)化之后的算法復(fù)雜度降低了40%,相比傳統(tǒng)2D March算法(14N),本文所提算法的算法復(fù)雜度為9N,大大縮短了測試時(shí)間。該算法同時(shí)實(shí)現(xiàn)了在不使用TSV專用測
6、試電路的情況下,達(dá)到探測TSV開路故障的目的。
5、利用NC-verilog和Nanosim等模擬工具驗(yàn)證了TSV開路測試算法的正確性和有效性。結(jié)果表明該TSV測試算法功能正確,能夠準(zhǔn)確探測到TSV的開路故障,以及定位開路TSV的位置,實(shí)現(xiàn)了探測TSV開路故障的目的。與使用測試電路的TSV測試方法相比,本文所提方法可以使用傳統(tǒng)的2D BIST電路,而不需要增加額外的測試電路。
結(jié)果表明,本文提出的方法設(shè)計(jì)簡單,采用傳
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