基于FPGA的LOP算法的設(shè)計與性能分析.pdf

1、近些年來移動多媒體技術(shù)發(fā)展迅速，人們對實時性要求越來越高，對于處理器來說這是個不小的考驗。提高對浮點數(shù)據(jù)的處理速度迫在眉睫，因此，對于如何加速浮點運算的研究非常重要。處理器進行浮點運算主要是浮點乘和浮點加運算，所以浮點乘加融合部件是問題關(guān)鍵的所在，這也是本文主要研究的內(nèi)容。以浮點數(shù)的乘運算、加運算為研究對象，并在充分理解和分析現(xiàn)有浮點乘加融合算法的基礎(chǔ)上提高LOP模塊的性能這會使整體融合部件的性能更好。
　　本文旨在如何提高處理器

2、中的浮點乘加融合部件性能的問題，通過對浮點乘加融合部件的關(guān)鍵路徑研究發(fā)現(xiàn)前導(dǎo)1預(yù)測模塊一直處在關(guān)鍵路徑上，所以縮短前導(dǎo)1預(yù)測的時間可以直接提高浮點乘加融合部件的性能。
　　首先本文介紹了現(xiàn)有的幾種LOP算法結(jié)構(gòu)，最終選擇串行糾錯LOP算法，因為該算法在關(guān)鍵路徑延時、電路動態(tài)功耗和電路面積上比其他幾種結(jié)構(gòu)更加均衡，為了與三操作數(shù)LOP算法進行性能上的對比,所以研究并設(shè)計串行糾錯算法中的兩個主要模塊：3:2CSA電路和前導(dǎo)1預(yù)測（LO