納米工藝下集成電路的容軟錯(cuò)誤技術(shù)研究.pdf

1、隨著半導(dǎo)體制造工藝的不斷進(jìn)步，集成電路在不斷提升性能和降低功耗的同時(shí)，其可靠性也面臨了嚴(yán)重威脅。工藝節(jié)點(diǎn)的持續(xù)下降，使集成電路對(duì)環(huán)境愈發(fā)敏感，由高能粒子引起的軟錯(cuò)誤不斷增加。軟錯(cuò)誤嚴(yán)重威脅了電路的正常工作，降低了系統(tǒng)的可靠性。本論文以提高集成電路可靠性為出發(fā)點(diǎn)，針對(duì)集成電路中出現(xiàn)的軟錯(cuò)誤，對(duì)電路級(jí)容錯(cuò)技術(shù)進(jìn)行了深入研究，主要工作如下:
　　首先，介紹了影響集成電路可靠性的相關(guān)因素，指出以單粒子翻轉(zhuǎn)和單粒子瞬態(tài)為代表的單粒子事件是導(dǎo)

2、致集成電路出現(xiàn)軟錯(cuò)誤的主要原因。闡述了集成電路軟錯(cuò)誤的相關(guān)概念并研究軟錯(cuò)誤的產(chǎn)生機(jī)理，在此基礎(chǔ)上對(duì)軟錯(cuò)誤的產(chǎn)生機(jī)理、傳播特性和防護(hù)方法進(jìn)行了詳細(xì)分析。
　　其次，在了解常用的容錯(cuò)技術(shù)之后，針對(duì)現(xiàn)有的多種經(jīng)典容錯(cuò)技術(shù)手段進(jìn)行了深入的研究，重點(diǎn)闡述了組合邏輯單元和時(shí)序邏輯單元常用的容忍軟錯(cuò)誤加固技術(shù)，并分析了各種方法的優(yōu)缺點(diǎn)。通過(guò)對(duì)比每種策略的優(yōu)點(diǎn)與不足，本文提出CFL-SET和SINV兩種對(duì)單粒子翻轉(zhuǎn)免疫的低開(kāi)銷(xiāo)加固鎖存器。兩種鎖存

3、器利用具有過(guò)濾功能的C單元來(lái)屏蔽出現(xiàn)在鎖存器內(nèi)部節(jié)點(diǎn)的軟錯(cuò)誤。
　　CFL-SET鎖存器利用具有過(guò)濾功能的C單元構(gòu)建反饋回路，并在鎖存器末端使用鐘控C單元來(lái)阻塞傳播至輸出端的軟錯(cuò)誤。HSPICE仿真結(jié)果顯示，在與TMR鎖存器同等可靠性的情況下，CFL-SET鎖存器面積下降50％，延遲下降92％，功耗下降67％，功耗延遲積下降97％。
　　SINV鎖存器采用4個(gè)輸入分離的反相器構(gòu)成一個(gè)雙模互鎖結(jié)構(gòu)，并在輸出端增加鐘控C單元以屏

4、蔽輸出端的瞬態(tài)故障。HSPICE仿真結(jié)果顯示，SINV鎖存器和參與對(duì)比的現(xiàn)有主流加固結(jié)構(gòu)相比，延遲平均下降61％，功耗平均下降11％，功耗延遲積(PDP)平均下降59％，面積開(kāi)銷(xiāo)平均增加40％。
　　最后，針對(duì)本文提出的兩種加固鎖存器結(jié)構(gòu)，使用HSPICE進(jìn)行了詳盡的故障注入實(shí)驗(yàn)驗(yàn)證了其可靠性，并使用PDP指標(biāo)對(duì)本文提出的兩種加固結(jié)構(gòu)以及現(xiàn)有加固結(jié)構(gòu)的容錯(cuò)能力和性能進(jìn)行了評(píng)估和比較。實(shí)驗(yàn)證明，本文提出的兩種加固鎖存器不僅能有效提高