射頻集成電路的ESD防護(hù)技術(shù)研究.pdf

1、隨著工藝發(fā)展到深亞微米水平，靜電放電已經(jīng)成為影響集成電路產(chǎn)品可靠性的嚴(yán)重問(wèn)題，芯片必須有專門的防護(hù)電路來(lái)減輕ESD的威脅，尤其對(duì)于RFIC來(lái)說(shuō)，ESD防護(hù)面臨著更大的挑戰(zhàn)，不但需要滿足ESD防護(hù)的等級(jí)，還需要考慮ESD防護(hù)網(wǎng)絡(luò)和核心電路之間的相互作用。ESD保護(hù)電路所帶來(lái)的寄生效應(yīng)，將會(huì)使RFIC的性能參數(shù)退化，尤其隨著工作頻率的提高，這種退化作用將更加明顯。所以一方面ESD防護(hù)器件的面積越小，引入的寄生電容也越小，但是另一方面ESD防

2、護(hù)器件的面積越大，承受ESD電流的能力也越大，所以提高ESD的魯棒性和提高其對(duì)核心射頻電路的透明性往往是矛盾的。目前射頻集成電路的ESD防護(hù)設(shè)計(jì)，已經(jīng)成為ESD領(lǐng)域的研究熱點(diǎn)和難點(diǎn)。
　　 本文主要研究了兩方面的內(nèi)容，一方面是ESD器件的研究，從分析器件在ESD應(yīng)力下的失效機(jī)理和失效模式入手，得出了ESD設(shè)計(jì)窗口和設(shè)計(jì)指標(biāo)的要求；通過(guò)對(duì)主要ESD器件，如二極管，MOS管和SCR工作機(jī)理的分析，通過(guò)采用新的器件結(jié)構(gòu)和調(diào)整器件的結(jié)構(gòu)

3、參數(shù)，來(lái)使其滿足設(shè)計(jì)窗口的要求，另外提出了分析的DTSCR的結(jié)構(gòu)，給出了其在不同數(shù)量二極管串和不同觸發(fā)位置的仿真結(jié)果。另一方面研究了全芯片的ESD防護(hù)，分析了靜態(tài)和動(dòng)態(tài)的Power Clamp的工作原理，提出了一種RC觸發(fā)MOS管的Power Clamp電路，優(yōu)化了延時(shí)模塊，保證了ESD事件發(fā)生時(shí)有足夠的泄放時(shí)間，有良好的關(guān)斷機(jī)制，保證ESD時(shí)間結(jié)束及時(shí)關(guān)斷，還能有效的防止誤觸發(fā)。比較了一款LNA在使用LVTSCR和GGNMOS兩種ES