集成電路ESD失效機(jī)理和ESD防護(hù)電路研究.pdf

1、隨著集成電路的發(fā)展，芯片采用先進(jìn)的工藝，性能越來越好。然而這些先進(jìn)的工藝對(duì)芯片的靜電放電（ESD）的承受能力削弱，同時(shí)人們對(duì)于芯片 ESD的防護(hù)要求不但沒有降低，反而越來越高，這使得ESD防護(hù)電路更加不容易設(shè)計(jì)。國(guó)內(nèi)ESD防護(hù)的研究相對(duì)落后于國(guó)際先進(jìn)水平，特別是國(guó)產(chǎn)的集成電路芯片，ESD已經(jīng)使芯片的成品率和可靠性大大降低，因此對(duì)芯片ESD的研究意義非常重大。
　　本文針對(duì)國(guó)產(chǎn)JSR26C32X-S型抗輻射四路差分接收器芯片，通過對(duì)

2、芯片的測(cè)試和失效分析對(duì)其進(jìn)行ESD評(píng)估。主要研究?jī)?nèi)容包括對(duì)JSR26C32X-S型芯片進(jìn)行三種靜電放電模型（HBM、MM和CDM）的測(cè)試，然后對(duì)其ESD失效機(jī)理分析，并對(duì)三種放電模型下抗ESD性能差異對(duì)比和改進(jìn)設(shè)計(jì)。
　　首先設(shè)計(jì)三種放電模型的測(cè)試方案，并測(cè)得JSR26C32X-S型芯片在人體模型（HBM）靜電放電測(cè)試下的失效閾值為5000V，在機(jī)器模型（MM）靜電放電測(cè)試下的失效閾值為200V，在器件充電模型（CDM）靜電放電測(cè)

3、試下的失效閾值為3000V。對(duì)三種失效進(jìn)行了對(duì)比，并進(jìn)行失效原因分析，發(fā)現(xiàn)HBM和MM模型下芯片的差分輸入管腳最容易失效，失效的具體原因是連接ESD防護(hù)二極管的多晶硅互連線被擊穿。為了提高該款芯片對(duì)HBM和MM靜電放電的承受能力，對(duì)芯片差分輸入管腳的ESD防護(hù)提出改進(jìn)的保護(hù)電路（使用更高效的GGNMOS或SCR防護(hù)結(jié)構(gòu)）及改進(jìn)措施。從測(cè)試結(jié)果還可以發(fā)現(xiàn)JSR26C32X-S型芯片的CDM靜電放電防護(hù)能力非常高，分析其原因，發(fā)現(xiàn)是輸出緩沖