高速混合信號集成電路ESD保護技術(shù).pdf

1、隨著MOS器件柵氧化層變薄，柵的擊穿電壓下降，這使得ESD對集成電路的影響變大；同時在高速混合信號IC領(lǐng)域，高健壯度的ESD保護電路所產(chǎn)生的大的寄生電容與IC的工作速度之間存在著很難調(diào)和的矛盾，這使得ESD保護電路的設(shè)計變得更加困難。因此，對設(shè)計者來說，超深亞微米工藝下的高速集成電路ESD保護技術(shù)成為了很大的挑戰(zhàn)。本文針對高速混合信號集成電路ESD保護技術(shù)進(jìn)行了研究，并設(shè)計出了應(yīng)用于100Msps Pipeline ADC的ESD保護電

2、路。
　　本文首先詳細(xì)分析了ESD保護器件GGNMOS、GGPMOS和LVTSCR的結(jié)構(gòu)和工作原理，并結(jié)合SMIC0.18μm CMOS工藝和影響其性能參數(shù)的各種因素進(jìn)行了綜合考慮，提出了適用于高速混合信號集成電路不同端口保護器件的選擇依據(jù)。
　　根據(jù)被保護電路不同端口對ESD保護電路的具體要求，分別選取適當(dāng)?shù)腅SD保護器件對輸入級、輸出級、VDD到VSS和數(shù)字時鐘端口的ESD保護電路進(jìn)行了設(shè)計。其中，輸入級為主次二級的ES

3、D保護電路，其主級和次級ESD保護器件分別為LVTSCR和GGNMOS；輸出級ESD保護電路由GGNMOS和GGPMOS對構(gòu)成；VDD-to-VSS和數(shù)字時鐘端口的ESD保護電路均由GGNMOS構(gòu)成。同時，通過提高ESD保護器件的觸發(fā)電流和維持電壓有效地解決了ESD保護電路的閂鎖問題。
　　利用二維器件仿真工具M(jìn)edici對各類ESD保護電路中的保護器件的直流特性進(jìn)行了仿真。由仿真結(jié)果可知，GGNMOS的觸發(fā)電壓為7V，低于所用工

4、藝下MOS管柵的擊穿電壓8.5V，可以在輸入MOS管的柵擊穿之前開啟。LVTSCR的二次擊穿電流大于30mA/μm，在較小的面積下，可以泄放較大的ESD電流。輸入級和數(shù)字時鐘端口的保護電路總的寄生電容均為0.25pF，該電容滿足輸入信號和時鐘信號對負(fù)載電容的要求。
　　通過對ESD保護器件瞬態(tài)特性進(jìn)行仿真可知，器件的開啟時間均低于0.15ns，滿足ESD模型放電速度的要求。在承受2KV的HBM ESD應(yīng)力電壓下，GGNMOS、GG