數(shù)?；旌霞呻娐返姆漓o電保護.pdf

1、在集成電路的制造和應用的過程中，由于靜電放電（ESD）會造成芯片失效，從而對集成電路的可靠性產(chǎn)生影響，同時也提高了集成電路的生產(chǎn)成本，因此要求芯片具有一定的抗靜電能力。
　　本論文主要研究了CMOS工藝中，集成電路片內(nèi)ESD保護電路的設計。本論文首先分析了三種不同的ESD放電模型，并提出了ESD保護電路的工作原理和ESD保護電路的設計要求，簡單分析和對比了電阻、二極管、MOS晶體管、SCR和雙極型晶體管等幾種常用的ESD保護結(jié)構(gòu)。

2、接下來，本文通過使用MEDICI仿真工具，對GGNMOS結(jié)構(gòu)和SCR結(jié)構(gòu)的回掃特性進行了分析，對于GGNMOS結(jié)構(gòu)，分別考察了柵長、漏極接觸孔到柵的距離、源極接觸孔到柵的距離、柵壓、襯底電壓、襯底摻雜濃度和結(jié)深等因素對其抗靜電性能的影響；對于SCR結(jié)構(gòu)，在具體工藝下，分別考察了N外延層濃度和陰極與陽極間距離對其抗靜電性能的影響。在此基礎上，本文研究了全芯片抗靜電結(jié)構(gòu)，分析了VDD和VSS/地之間的箝位結(jié)構(gòu)對整個芯片抗靜電能力的影響。針對

3、一款專用集成電路，獨立完成前后端的所有步驟，通過先后兩次流片和最終測試的對比，表明了VDD和VSS/地之間的箝位結(jié)構(gòu)對于整個芯片抗靜電性能提高的重要性。另一方面，隨著 LDD和Silicided Diffusion等先進工藝的采用，給集成電路的ESD保護提出了新的挑戰(zhàn)，針對這一情況，本文介紹了深亞微米工藝中，解決ESD問題的新工藝。進而，本文介紹了版圖設計的基本規(guī)則，特別是針對提高芯片抗靜電性能這一目的，強調(diào)了版圖設計中要注意的問題。最

4、后，作為對前面理論分析的進一步驗證，本文針對數(shù)模混合集成電路設計出了十種不同的抗靜電結(jié)構(gòu)進行對比，采用的是2P4M的CMOS工藝，目前已經(jīng)完成了流片、封裝和測試，測試結(jié)果和第三章的分析基本一致，而且進一步說明了全芯片保護結(jié)構(gòu)的重要性。
　　綜上，本文從ESD的放電模型入手，通過使用MEDICI仿真工具，對影響器件抗靜電性能的因素進行了初步的分析和模擬，并通過實際的流片和測試，來進一步驗證理論分析的結(jié)果，從而提高數(shù)?；旌霞呻娐返目?/p>