CMOS工藝靜電保護電路與器件的特性研究和優(yōu)化設計.pdf

1、隨著半導體工藝的發(fā)展，特別是CMOS工藝的特征尺寸不斷減小以及各種新型工藝步驟的引入，半導體器件和電路對電過應力的天然承受能力在持續(xù)下降。而人們對于集成電路更高性能的追求，又使得靜電放電（ESD）保護的設計更加困難。本文主要研究了在微米和納米CMOS技術條件下，電路級和器件級的ESD保護的設計問題。從ESD測試、失效分析、ESD器件研究和電路設計等方面進行了分析研究。主要研究工作和成果如下：
　　1.論文對ESD的一些基本概念進行

2、了闡述，包括產(chǎn)生機理、測試模型、測試方法、失效分析、常用防護手段等方面。
　　2.對ESD防護器件進行研究和改進設計。首先闡述了選用ESD防護器件的基本條件，對幾種常用的ESD防護器件進行說明和對比，分析其優(yōu)缺點和存在問題。然后以當前的研究熱點SCR器件作為主要研究對象，探討了SCR的主要問題，即開啟電壓、維持電壓和寄生參數(shù)。最后，通過仿真對SCR器件進行了優(yōu)化討論。
　　3.設計ESD電源箝位電路。ESD電源箝位電路是ES

3、D防護中的必要一環(huán)，本文首先介紹了RC觸發(fā)型箝位電路，分析了RC網(wǎng)絡基本工作原理，推導了RC網(wǎng)絡的時間常數(shù)選取原則。對0.18μm工藝，提出一種雙下拉路徑結(jié)構(gòu)，以減小傳統(tǒng)電路中RC網(wǎng)絡的版圖面積；在90nm工藝下MOSFET柵極漏電問題變得十分顯著并且?guī)砗艽蟮撵o態(tài)漏電，在討論過該問題后，本文提出兩款低漏電的箝位電路設計，一款采用改進型RC網(wǎng)絡，一款利用MOSFET柵極漏電觸發(fā)SCR，均達到了減小漏電的目的。最后研究了電壓觸發(fā)的箝位電路

4、，由于其觸發(fā)效率較低，一般采用反饋來提高觸發(fā)效率，但是這又存在閂鎖問題，本文把RC觸發(fā)和電壓觸發(fā)結(jié)合起來，避免了閂鎖問題，又由于此RC網(wǎng)絡經(jīng)過改進，所帶來的版圖面積增加很小。
　　4.高壓容限ESD箝位電路在大規(guī)模SoC中使用很頻繁，由于既要保證相當?shù)男狗拍芰?，又要保證防護電路能承受高壓應力，使得它的設計是一個更加復雜的問題。本文首先討論了高壓容限全芯片ESD保護策略，指出已有兩種形式的優(yōu)缺點并加以改進。然后回顧了近年來的多種高壓

5、容限ESD電路，在這些已有技術的基礎上，針對0.18μm工藝對已有技術進行優(yōu)化設計，在90nm工藝下則提出兩款新型電路，其中第一款RC觸發(fā)型是由利用柵極漏電觸發(fā)的電源箝位電路發(fā)展而來，第二款RC觸發(fā)型則不需要Deep N-well工藝步驟。
　　綜上所述，本文以普通的CMOS工藝為基礎，在微米級和納米級尺度下研究了ESD防護器件SCR、電源箝位電路和高壓容限箝位電路，分析了各自存在的問題，并從器件和電路結(jié)構(gòu)上提出一些改進設計，獲得