基于40nm工藝電路模塊靜電放電保護(hù)設(shè)計(jì)的研究.pdf_第1頁(yè)
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1、隨著現(xiàn)代集成電路的發(fā)展，特征尺寸越來(lái)越小，氧化層越來(lái)越薄，工作電壓越來(lái)越低，工作頻率越來(lái)越高，集成度越來(lái)越高，成本越來(lái)越低以及先進(jìn)工藝的使用，從而造成芯片承受靜電的能力也日趨降低。然而靜電不會(huì)因此而減小，所以研究深亞微米工藝下，靜電放電的保護(hù)非常有意義。
　　論文首先介紹了靜電放電現(xiàn)象的基本概念，應(yīng)用和對(duì)CMOS集成電路造成的影響，接著詳細(xì)介紹了靜電放電的模式、測(cè)試工業(yè)標(biāo)準(zhǔn)和靜電放電測(cè)試方面的知識(shí)，然后介紹了靜電放電常用的保護(hù)元件

2、和保護(hù)電路并且提到了全方位靜電放電保護(hù)的理念，之后本文研究了當(dāng)前CMOS工藝條件下，基于先進(jìn)的40nm制程，利用在中芯國(guó)際制造（上海）有限公司工作的機(jī)會(huì)，以I/O、PLL、ADC等模塊為例，應(yīng)用了一些關(guān)鍵的靜電放電保護(hù)元件以及版圖設(shè)計(jì)，詳細(xì)闡述了芯片上各個(gè)模塊靜電放電保護(hù)的優(yōu)化設(shè)計(jì)。采用MPW流片，進(jìn)行實(shí)驗(yàn)驗(yàn)證工作。流片、封裝后，利用公司可靠性中心的靜電測(cè)試機(jī)器（Thermo KeyTek ZAPMASTER）進(jìn)行靜電放電保護(hù)能力的測(cè)試

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