40nm標準單元庫的移植與加固設計.pdf

1、隨著航天技術的蓬勃發(fā)展，航天器控制系統(tǒng)對芯片的性能和可靠性的要求越來越高。標準單元庫作為集成電路設計的基礎，決定了芯片的性能和可靠性。為了保證質量的同時降低開發(fā)成本，通常采用工藝移植技術實現(xiàn)新的標準單元庫。為了降低單粒子效應對集成電路可靠性的影響，標準單元庫需要加固設計。
　　本研究主要內容包括：⑴在滿足芯片的半定制設計需求基礎上，統(tǒng)計了以往芯片中標準單元的調用次數(shù)，最終精選了42種類型，3種主要驅動能力，共計138個單元構成標準

2、單元庫。⑵基于Cadence公司的SKILL語言編寫了工藝移植程序，通過器件替換、晶體管尺寸等比縮小和圖形縮放等操作實現(xiàn)了65nm到40nm標準單元庫的電路與版圖移植工作，實現(xiàn)了基于40nm工藝的標準單元庫。⑶對PMOS和NMOS的尺寸進行了反復模擬，使電路獲得了更加理想的性能，優(yōu)化了版圖的有源區(qū)、通孔、多晶柵和金屬線，最大程度上降低了移植帶來的工藝效應、性能、功耗、面積和布線資源上的損失。⑷在分析單粒子效應產(chǎn)生機理的基礎上，在鎖存電路

3、中采用DICE結構，并在版圖上隔離敏感節(jié)點對，使時序單元獲得了良好的抗SEU能力；在時序單元輸入端口加入Muller_C單元，有效抑制了SET脈沖的傳播；通過定制DRC規(guī)則和襯底/阱接觸 PCELL，提高了單元產(chǎn)生 SEL所需的閾值 LET。在模擬和分析的基礎上，實現(xiàn)了40nm抗輻照標準單元庫。⑸對延遲、建立/保持時間、功耗、面積和抗SEU、SET、SEL能力等評估指標進行了數(shù)學建模及HSPCIE仿真。參考XXXX40nm標準單元庫，設