近閾值低漏電標準單元庫設計.pdf

1、隨著電池供電設備的廣泛應用和集成電路工藝尺寸不斷減小，降低電源電壓成為了降低功耗的有效途徑。低電壓也帶來了新的問題，漏電功耗在總功耗中比重越來越大，同時降低了數(shù)字電路的可靠性，漏電功耗成為低電壓數(shù)字電路設計的一大挑戰(zhàn)。
　　本文從對漏電功耗產(chǎn)生機理出發(fā)，介紹了降低漏電功耗的相關技術。基于強反型區(qū)的傳統(tǒng)單元結構在近閾值下性能顯著惡化，難以兼顧低漏電和高性能，論文對數(shù)字邏輯單元進行了漏電優(yōu)化。在組合邏輯的設計方面，采用了更適合低電壓工

2、作的超截止CMOS技術，通過晶體管堆疊效應降低了單元電路中的漏電流。對于時序邏輯單元的設計，則采用新型的電路結構，通過自適應超截止的設計，在無需額外控制電路和充電泵的條件下，達到了漏電功耗降低的目標。本文完成了單元版圖的設計，并建立了標準單元庫。
　　本文基于GF0.18μm的工藝下完成了低漏電標準單元庫的設計和驗證，主要驗證指標為漏電功耗和延時。以RTC電路作為驗證案例，仿真結果表明，相比于原單元庫，采用優(yōu)化后的單元庫設計整體漏